Дешифратор запоминаюшего устройства

 

Сете з Советских

Сецтталттетттчаеитта

Рвевублтка

О П И С А Н И Е (>871330

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61 j Дополнительное к авт. свнд-ву (22) Заявлено 01.10.79 (21) 2824281/18-21 с н1тнсоединениеею заявки М (23 ) Приоритет (5I)M. Кл.

Н ОЗ К 13/25

ВаударщеавЫ1 келатет ввв.е ю даватт «аабуатаавй в вта(нпвй

Опубликовано 07.10.81. Бюллетень М 37

Дата опубликования описания 07.10.81 (53) УДК 62!.382 (088.8) (72) Авторы изобретения

В. Н. Гладков, О. А. Мызгнн и А. Э. Нестеров (71) Заявитель (54) ДБЫИФРАТОР 3АНОМИНАВЩЕГО УСТРОЙСТВА

Изобретение относится к вычислительной технике, в частности к дешифраторам, и может быть использовано в определенных запоминающих устройствах шифровых вычислительных машин, в частности, в интегральном исполнении. °

Известен дешифратор ЗУ, содержащий И

5 входных адресных ЭСЛ ннверторов и 21 элементов И на диодах Шоттки, аноды которых подключены к нагрузочным резисторам, а катоды — к соответствующим выходам (т1.

Однако быстродействие этого устройства относительно невысоко.

Наиболее близок к предлагаемому дешифратор, эаиоминающего устройства, содержащий

И адресных ЭСЛ инверторов, каждый нз которых выполнен на нервом и втором п-р.п тран15 зисторах, эмиттеры которых подключены через первый и второи резисторы к первому источнику тока, коллекторы — к первой и второй ш(птам связи катодов соответствующих диодов элементов И, аноды которых обьединены в

20 одну из 2 соответствующих адресных групп, соединенных с базой третьего транзистора и через третий резистор — с земляной шиной н коллектором третьего транзистора, эмиттер которого соединен с одной из соответствующих

2 выходных шнн, база первого транзистора

Я через входной эмнттерный повторитель на четвертом транзисторе соединена со второй шиной адреса, база второго транзистора подключена к источнику опорного напряжения 12).

Однако н у этого устройства быстродействие невысоко, так как паразитные емкости входных шин элементов И переэаряжаются током, нротекающнм через вентили элементов И.

Целью изобретения является повышение быстродействия. Для этого в дешифраторе запоминающего устройства, содержащем и адресных ЭСЯ инверторов, каждый из которых выполнен на первом и втором и-р-и транзисторах, эмиттеры которых 1тодключены через первый и второй резисторы к первому источнику тока, коллекторы — к первой н второй плитам связи катодов соответствующих диодов элементов И, аноды которых, обьедннены в одну из 2 соответствующих адресных групп, соедннепных с базой третьего транзистора и через третий резистор - с земляной шиной

1330

S5 и коллектором третьего транзистора, эмиттер которого соединен с одной из соответствующих

2 выходных шин, база первого транзистора через входной эмиттерный повторитель на четвертом транзисторе соединена со входной шиной адреса, база второго транзистора подключена к источнику опорного напряжения, 8 каждую адресную группу введены два дополнительных транзистора и дополнительный ЭСЛ инвертор, выполненный на пятом и шестом транзисторах, причем эмиттеры последних подсоединены ко второму исТочнику тока, коллекторы — через соответствующие четвертый и пятый резисторы к земляной шине, база пятого транзистора соединена с эмиттером первого транзистора, база шестого транзистора — с эмиттером второго транзистора, коллекторы дополнительных транзисторов соединены с земляной шиной, эмиттеры — с коллекторами соответствующих первого и второго транзисторов, а базы — с коллекторами соответствующих пятого и шестого транзисторов .дополнительного ЭСЛ инвертора.

На чертеже представлена принципиальная электрическая схема предложенного устройства.

Устройство содержит входной эмиттерный повторитель на транзисторе 1 и генераторе тока 2, адресный ЭСЛ вЂ” инвертор на транзисторах 3 и 4, резисторах 5 и 6 и генераторе тока 7, дополнительный ЭСЛ-гнвертор на транзисторах 8, 9, резисторах 10, 11, генераторе тока 12, дополнительные выходные транзисторы

13, 14, элементы И на диодах 15 — 17, ðåзи стор 18.

Шина 19 является земляной, а шина 20— шиной питания. База транзистора 4 подсаединена к шине 21 источника опорного напряжения оп. Кроме того, имеются входные шины

22 — 1 — 22 — и и выходные шины 23- l— - 23, которые подключены к эмиттеру транзистора 24. Пусть на входе дешифратора (шина 22-1) потенциал меняется от низкого (О =-1,6 в) к высокому (0 у,= -0,8 в}. При этом ток, задаваемый генератором 7, переключается в транзистор 3, потенциал коллектора которого меняется от высокого к низкому.

Потенциал коллектора транзистора 4 меня» ется от низкого к высокому. Паразитные емкости входных шин вентилей элементов И, подключенных к коллектору транзистора 3, перезаряжаются током, протекающем через транзистор.

Ток, задаваемый генератором тока 12, переключается в транзистор 8, транзистор 13 закрывается, а транзистор 14 открывается от возрастающего потенциала на коллекторе транзистора 9, так как потенциал коллектора

4 транзистора 4 меняется от нижнего к верхнему, ограничиваемому резистором 18, паразитные емкости UIHHbl, подключенной к коллектору транзистора 4, разряжаются током через транзистор 14, который индуктирует цепь диод— резистор вентиля элемента И. В результате уменьшается сопротивление цепи, через которую разряжаются наразитные емкости входных шин вентилей элементов И, и ускоряется перезарядка этих емкостей, что повышает быстродействие устройства.

Формула изобретения

Дешифратор запоминающего устройства, содержащий N адресных ЭСЛ инверторов, каждый из которых выполнен на первом и втором и-р-п транзисторах, эмиттеры которых подклю. чены через первый и второй резисторы к первому источнику тока, коллекторы — к первой и второй шинам связи катодов соответствующих диодов элементов И, аноды которых объединены в одну из 2" соответствующих адресных групп, соединенных с базой третьего транзистора и через третий резистор — с земляной шиной и коллектором третьего транзистора, эмиттер которого соединен с одной иэ соответствующих

2 выходных шин, база первого транзистора через входной эмиттерный повторитель на четвертом транзисторе соединена со входной шиной адреса, база второго транзистора под30 ключена к источнику опорного напряжения, отличающийся тем, что, с целью повышения быстродействия, в каждую адресную группу введены два дополнительных транзистора и дополнительный ЭСЛ-инвертор на пятом и э> шестом транзисторах, причем эмиттеры последних подсоединены ко второму источнику тока, коллекторы — через соответствующие четвертый и пятый резисторы к земляной шине, база пятого транзистора соединена с эмиттером первого транзистора, база шестого транзистора — с эмнтгером второго транзистора, коллекторы дь полкительных транзисторов соединены с земляной шиной, эмиттеры — с коллекторами соответствующих первого и второго транзисторов, а базы с коллекторами соответствующих пятого и шестого транзисторов дополнительного ЭСЛ-ннвертора.

Источники информации, принятые во внимание при экспертизе

1. Патент США II 4017285, кл. 340 — 166, 1975.

2. IEEE International Solid — State Circuits

Conference, Session IX Tham 9,6, A 6 ns 4 kb

Bipolat RAM using Switched Load Resistor

Memory Cell;, 1979 (прототип), ачззо

Составитель Л. Багян

Техред М.рейвес Корректор H. Швыдкая

Редактор Б. Федотов

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 8486/30 Тираж 99! Подписное

ВНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5