Генератор широкополосных случайных процессов

 

Союз Советски»

Социапистически»

Республик

О П И С А Н И Е ()881743

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 з ,Г

rr (61) Дополнительное к авт, свид-ву (22) Заявлено 07.01,80 (21) 2865032/18-24 с присоединением заявки №(28) Прморитет— (5I )М. Кл.

G 06 F 7/58

1Ъеударетееииый комитет

СССР по делам иэооретеиий и открытий

Опубликовано 15.11.81. Бюллетень № 42

Дата опубликования описания 15.11.81 (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. Н. Ярмолик и А. Е. Леусенко (7 I ) Заявитель

Минский радиотехнический институт (54) ГЕНЕРАТОР ШИРОКОПОЛОСНЫХ СЛУЧАЙНЫХ

ПРОЦЕССОВ

Изобретение относится к вычислительной технике и может быть использовано в качестве специализированного блока универсальной электронной вычислительной машины, а также задающей аппаратуры для воспроизведения случайных вибраций при исследовании надежности с помощью вибростендов.

Известны генераторы случайных процессов, построенные в основном по известной схеме с использованием аналоговых элементов, в которых исходный случайный процесс с равномерным спектром подается на вход "гребенки" полосовых фильтров, которые предусматривают регулировку уровня выходных сигналов. Задавая определенные уровни выходного сигнала на выходе каждого фильтра с последующим суммированием их на суммирующем устройстве, формируется случайный процесс с тем или иным видом спектра (1).

Однако для этих устройств присущи нестабильность элементов (1., C -элементы) . которая в конечном счете сказывается на стабильности основаных характеристик генератора случайных процессов, а также сложность по2 строения подобных устройств для генерирования инфранизкочастотных, широкополосных случайных процессов.

Известны также генераторы случайных процессов, содержащие цифровой фильтр, который является основным блоком. Фильтр для такого устройства есть специализированное. арифметическое устройство, количество которых достигает большого числа (50 — 100) Р).

Однако такие устройства отличаются большими аппаратными затратами. Кроме того, при получении заданного вида спектра затруднена перестройка формы воспроизводящего спектра.

Наиболее близким по технической сущнос15 ти к изобретению является генератор широкополосных случайных процессов, содержащий регистр сдвига, первый сумматор по модулю два, второй сумматор по модулю два, умно20 житель, сумматор, регистр памяти, блок оперативной памяти, дешифратор, счетчик адреса, блок управления. Очередное значение выходного процесса 1(1т)на выходе устройства получается после выполнения 9 -тактов опе88!743

25

55 рации умножения и сложения, где Я = 100—

500 (3) .

Недостатком генератора широкополосных случайных процессов является низкое быстродействие, так как для получения одного выходного отсчета необходимо выполнить Ю элементарных тактов. При практической реализации затруднительным оказывается построение устройства, позволяющего генерировать случайные пр0цессы в широком частотном диапазоне. Так, максимальная граница частотного диапазона в реальных устройствах не превышает 10 кГц.

Цель изобретения - — повышение быстродействия устройства, расширение функциональных возможностей генератора, позволяющего воспроизводить случайные процессы с более сложной спектральной характеристикой.

Для достижения поставленной цели в генератор;широкополосных случайных процессов, содержащий первый рекуррентный регистр сдвига, блок управления, пять выходов которого соединены соответственно с первыми входами блока оперативной памяти, умножителя, дешифратора, сумматора и регистра памяти, а шестой выход блока управления через счетчик адреса соединен со вторым входом дешифратора,.выход которого соединен со вторым входом блока оперативной памяти, выход которого соединен со вторым входы умножителя,выход которого соединен со вторым входом сумматора, первый выход которого соединен со вторым входом регистра памяти, выход которого соединен с третьим входом сумматора, второй выход которого является выходом генератора, введены два элемента ИЛИ, два элемента И, триггер, генератор одиночных импульсов, элейент эквивалентности и второй рекуррентный регистр сдвига, первый и второй сдвигающие входы которого объединены соответственно с первым и вторым сдвигающими входами первого рекуррентного регистра сдвига и подключены соответственно к выходам первого и второго элементов ИЛИ, первые входы которых подключены сооТветственно к выходам первого и второго элементов И, первый входы которых объединены и подключены к выходу . генератора одиночных импульсов и ко входу блока управления, седьмой и восьмой выходы которого подключены соответственно ко вторым входам первого и второго элементов ИЛИ, а также ко входам триггера, выходы которого соединены соответственно со вторыми входами первого и второго элементов И, выходы рекуррентных регистров сдвига соединены соответственно с первым и вторым входами элементов эквивалентности, выход которого соединен со входом генерато4 ра одиночных импульсов и с третьим входом умножителя, четвертый вход сумматора объединен со вторым входом элемента эквивалент ности.

Кроме того, блок управления содержит шесть последовательно соединенных элементов задержки, выходы которых являются шестью выходами блока, первый и второй элементы И, выходы которых являются соответственно седьмым и восьмым выходами блока, элемент ИЛИ, счетчик,,дешифратор, третий элемент И, седьмой элемент задержки, триггер и генератор импульсов, выход которого соединен с первым выходом третьего элемента

И и с первым входом элемента ИЛИ, второй вход которого является входом блока, а выход элемента ИЛИ соединен со счетным входом счетчика, выходы которого соединены со входами дешифратора, выход которого соединен со вторым входом третьего элемента И и со входом седьмого элемента задержки, выход которого соединен со входом "Сброс" счетчика и с счетным входом триггера, выходы которого соединены соответственно с первыми входами первого и второго элементов

И, вторые входы которых объединены между собой со входом первого элемента задержки и подключены к выходу третьего элемента И, На фиг. 1 приведена блок-схема генератора; на. фиг. 2 — схема блока управления.

Генератор широкополосных случайных процессов содержит первый рекуррентный регистр сдвига 1 с сумматорами по модулю два 2 и

3, умножитель .4, сумматор 5, регистр памяти 6, блок 7 оперативной памяти, дешифраЗ5" тор 8, счетчик адреса 9, блок 10 управления, второй регистр сдвига 11 с сумматорами по модулю два 12 и 13 в цепи обратной связи, элемент эквивалентности 14, генератор 15, одиночных импульсов, триггер 16, первый и второй элементы И 17 и 18, а также первый и второй элементы ИЛИ 19 и 20, выходы и входы первого и последнего разрядов первого регистра сдвига 1 соединены с первыми входами и выходами первого и второго сумматоров по модулю два 2 и 3, вторые входы которых соединены соответственно с j=g и(+4) -ым выходами регистра сдвига 1, кроме того, счетчик адреса 9, дешифратор 8, блок 7 оперативной памяти, умножитель 4, сумматор 5 и регистр памяти 6 соединены последовательно и ко вторым входам блоков 4 — 9 подключены выходы блока 10 управления, к третьему входу сумматора 5 подключен выход регистра памяти 6, первый выход сумматора является выходом генератора, а также выходы и входы первого и последнего разрядов второго регистра сдвига 11 соединены с первыми входами и выходами третьего и четвер881743 х X""(КТ-;Т) (Ц

5 того сумматоров по модулю два 12 и 13, вторые входы которых соединены соответственно с ) и (j+1) -ым выходами второго регистра сдвига 11, второй выход первого разряда второго регистра сдвига 11 соединен с четвертым входом сумматора 5 и первым входом элемента эквивалентности 14, на второй вход которой подключен второй выход последнего разряда первого регистра сдвига

1, выход которого подключен к третьему 10 входу умножителя 4 и ко входу генератора

15 одиночных импульсов, выход которого подключен ко входу блока 10 управления и к первым входам первого и второго элементов И 17 и 18, ко вторым входам которых 15 подключены единичный и нулевой выходы триггера 16, установочный вход в единицу которого объединен с первым входом первого элемента ИЛИ 19 и подключен к первому выходу блока 10 управления, а установочный вход в ноль объединен с первым входом второго элемента ИЛИ 20 и подключен ко второму выходу блока 10 управления, ко вторым входам первого и второго элементов ИЛИ 19 и

20 подключены выходы первого и второго элементов И 17 и 18, выход первого элемента ИЛИ 19 подключен к разрядным входам сдвига вправо первого регистра сдвига 1 и к разрядным входам сдвига влево второго регистра сдвига 11, выход второго элемента

ИЛИ 20 подключен к разрядным входам сдвига влево первого регистра сдвига 1 и разрядным входам сдвига вправо второго регистра сдвига 11.

В блоке 7 оперативной памяти хранятся значения весовой фуккции фильтра Q р Т) для i ъ О и значение 11 (0?) деленного на два, так как для симметричного фильтра фазовая частотная характеристика равна нулю, то 1з (r) для

1 0, а блок 9 реализуется в вице (о п разрядного двоичного счетчика. Умножитель 4 служит для умножения i --го коэффициента, находящегося в блоке 7 оперативной памяти, на сумму соответствующих значений

M — последовательност11, что следует из выражения

1K(J(KT)=Q зз(1Т) X(KT-ir)= h(iT) )X(KTi < T) 4.

i"=N 1=0

+X(KT

Сумматор 5 служит для получения частичных и окончательной суммы согласно алгоритма работы нерекурсивного фильтра, à регистр памяти 6 для хранения частичных сумм.

Схема эквивалентности 14 выполняет функцию эквивалентности входных переменных

x+ (хт+1т), х" (хт — 1т), выходной сигнал

2(Кт), определяемый согласно выражению (2), где х (Ще 1,0).

Z(KT)=K (КТ+ Т) Х (K-Щ Х (KT+iT)i

45

Регистры сдвига 1 и 11 предназначены для сдвига хранимой в них информации на один разряд в сторону младших разрядов и на один разряд в сторону старших разрядов, т.е. вправо и влево. На первый и третий сумматор по модулю два 2 и 13 подключены выходы j-X разрядов регистров сдвига 1 и 11.

Значение выбирается таким образом, чтобы на регистрах. сдвига 1 и 11 генерировалась М-последовательность, спектральная плотность мощности которой равномерна во всем диапазоне частот. Сумматоры по модулю два

2 и 13 подключены ко входам первых разрядов регистров сдвига 1 и 11 при сдвиге в них информации в сторону старших разрядов.

В то же время сумматоры по модулю два

3 и 13 включаются и подают информацию на входы rn-К разрядов регистров сдвига 1 и

11 при сдвиге информации в сторону младших разрядов, при этом сумматоры 2 и 12 не работают. При работе регистров сдвига

1 и 11 с сумматорами 3 и 13 на регистрах генерируется М-последовательность в обратном порядке.

Равенство нулю z(Kr) означает, что . сумма, стоящая в квадратных скобках в выражении (1), равна также нулю и таким образом, нет необходимости в выполнении оп рации умножения на ноль и сложения нуля с предыдущей частичной суммой. Здесь последовательность x (Kr — 1т) e f 1, o) преобразуется в центрированную случайную последовательность X(KT- 1Т) Е (з,-1) путем замены символа нуля на символ 1, что позволяет получить знакопеременный центрированный выходной процесс S (хт) . Генератор 15 одиночного импульса представляет собой задержанный мультивибратор (или любую другую подобную схему), генерирующий на выходе одиночный импульс по поступлении на вход сигнала 2.(хт), равного нулю.

При равенстве 2.(KT) единице на выходе блока 15 поддерживается нулевой уровень.

Триггер 16 имеет два входа, вход установки в единичное состояние и вход установки в ну. левое состояние, и представляет собой обычный R-% -триггер.

Блок 10 управления вырабатывает управляющие сигналы для работы устройства в цеЭО

7 881743 лом. На фиг. 2 приведена структурная блоксхема блока 10 управления, которая состоит из счетчика 21, дешифратора 22, генератора импульсов 23, триггера 24, элемента ИЛИ 25, трех элементов И 26-28 и семи элементов задержки 29 — 35. На счетчик 21 записывается код, равный по сигналу поступающему с выхода элемента задержки 31. По поступлению импульсов с выходов генератора 25 и блока 15 содержимое счетчика 21 уменьшается до ну- to ля. При ненулевом содержимом счетчика дешифратор 22 вырабатывает сигнал разрешения на второй вход элемента И 27, на первый вход которого поступают импульсы с выхода генератора импульсов 23. Триггер 24 работает в счетном режиме и разрешает прохождение импульсов через первый или второй элементы И 25 и 26 блока 10 управления,, с выходов которых импульсные потоки поступают на.входы блоков 19 и 20. Появление нулевого кода на счетчик инициирует генерирование сигнала на выходе дешифратора, который запрещает прохождение импульсов через элемент И 27 и, проходя через элемент задержки 31, поступает на счетный вход 25 триггера и на установочные входы счетчика в состояние кода. На выходах шести элементов задержки появляются сигналы, поступающие на вход блоков 4 — 9. На фиг. 2 цифры

4-9, 16, 19, 20 обозначают номер блока, с которым связан соответствующий узел блока

10 управления.

Функционирование устройства происходит следующим образом.

Для получения случайного процесса с за35 данным видом спектральной плотности мощности определяется весовая функция (дискретная) йерекурсивного цифрового фильтра.

Дискретййе отсчеты весовой функции 3(qT) где 1 7,0 записываются в блок 7 оперативной памяти, причем значение g(QT) записывается уменьшенным в два раза, так как при 1=0 выражение (1) принимает следующий вид "1(07) И(КЮ) . Начальные коды, записываемые на первый и второй регист45 ры сдвига 1 и 11, являются жестко зависымыми, причем если на один регистр можно записать любой код, кроме нулевого, то на второй необходимо записать код, соответствующий первому таким образом, что последовательность символов двух кодов составляет участок, длиной в 2m — 1 символов из исходной M-последовательности, порождаемой полиномом Ч(7.) = 1+2. + 2 . Причем содержимое v -ro разряда первого регистра сдвига 1 и содержимое 1-ro разряда второго регистра сдвига 11 одинаковы и представляют собой один и тот же символ исходной

М-последовательности. г1а счетчике 9 адреса

8 устанавливается адрес нулевого коэффициента. В первоначальный момент в цепь обратной связи первого регистра сдвига 1 включается сумматор по модулю два 2 и в цепь обратной связи второго регистра сдвига 11 сумматор по модулю два 13.

По сигналам, поступающим из блока 10 управления на управляющие входы блоков

7 — 9 из оперативной памяти выбирается половинное значение нулевого коэффициента И(оТ), значение которого умножается на сумму значений старшего разряда первого регистра сдвига 1 и младшего разряда второго регистра сдвига 11. Результат произведения на умножителе 4 равен (п(ОтЩ ((X(KT- T)+X(KT+ тЯ =И(тЦ (кт+ т) 1.

Далее первое частичное произведение суммируется на сумматоре 5 с нулевым кодом, хранящимся на регистре памяти 6, при этом знак произведения определяется знаком, сим вола, хранящимся в первом разряде второго регистра. Если Х "(Kr + ОТ) =0 то Х (КТ+ OT)=

-- 4 и соответственно знак первого частичного произведения И(ОТ) Х1Х(kТ+от)/ отрицательный. В случае, когда )((КТ+ОТ),, то )((y,T+OTI=1 и знак произведения положительный. По управляющим сигналам блока 10 управления „первичная частичная сумма 0+ Й (о т) ° Х (КТ î r) записывается на регистр памяти 6. Далее из блока 10 управления поступает управляющий сигнал, который сдвигает информацию, хранящуюся в первом регистре сдвига 1 в сторону старших разрядов и во втором регистре сдвига

11 в сторону младших разрядов, при этом работают сумматоры по модулю два 2 и 13.

Управляющий сигнал на первый и второй регистры сдвига 1 и 11 поступает с перввго выхода блока 10 через элемент ИЛИ 19. После осуществления операции сдвига в старшем разряде первого регистра сдвига 1 хранится значение Х (КТ - 1 Г),, а в первом разряде второго регистра сдвига 11 — значение Х Ь (КТ+ <7) . Для значений

Х (KT-1Т) и Х (КТ+ Т), а также значений Х ь (VT — i т) и Х (К Т 4 iT) на

1-м такте возможны четыре случая.

1. Х (KT-qr) =0 и Х (КТ+

Так как «(КТ)в ), то на выходе блока 15 поддерживается нулевой уровень, а в устройстве умножения 4 осуществляется умножение

И(1Т) íà l-).), так как )Х(КТ-Л)

9 88

«.)((КТ+1Т))=ЩЗнак минус учитывается при выполнении операции суммирования в блоке

5 при получении частичной суммы, при этом если Х+(КТ+ 1т) =0 то знак будет минус и если Х+ (We+ I)) I то знак плюс.

Далее с выхода блока 5 частичная сумма

1743 1О старшем и младшем разрядах первого и второго регистра сдвига 1 и 22 хранятся значения Х (КТ вЂ” T) и X (кТ+ЯТ) соответственно, Повторяя подобную процедуру и раз на сумматоре 5 получаем выражение

О -И(ат) X (Кт+ От)+ 4(IT) (X(KT-IT)t Х (Кт+1Т) ( записывается на регистр памяти 6.

2. Х1 (Кт — 1T) =а и Х (КТ+1т)=1 и соот-.: ветственно Х (КТ -1Т) =1 и Х (КТ + I Т ) = Ъ

Равенство нулю на выходе 15 говорит о равенстве нулю второго слагаемого в выражении 11 (1 T) (Х (К Т вЂ” 1Т) + Х (КТ11ТД .

Поэтому в блоках 4-6 никакие арифметические действия не производятся. Равенство нулю 2. (K т) инициирует генерирование одиночного импульса на выходе блока 15, который через элемент И 17 и элемент ИЛИ 19 поступает по цепи сдвига первого и второго регистра сдвига 1 и ll, после чего в последнем и первом разрядах регистров сдвига 1 и 11 образуются значения Х (КТ-2Т) и X (КТ+2Т) соответственно. Сигнал с выхода блока 15 поступает на вход блока 10, с третьего выхода которого управляющий сигнал увеличивает содержимое счетчика адреса на единицу. Прохождение одиночного импульса через элемент

17 и 19 объясняется тем, что предыдущими импульсами сдвига триггер 16 устанавливается в единичное состояние и таким образом разрешающий потенциал образуется на единичном выходе 16 и соответственно на втором входе элемента И 17.

3. К (КТ-1T)= 1 и Х (КТ 1Т)=0 > соответственно Х(Кт -IТ) = I и X(KT+

+1Т) — 1. Равенство нулю 2(КТ) на выходе схемы эквивалентности 14 говорит о равенстве нулю суммы Х(КТ- IT)+x(KT+ 1Ц, Поэтому в этом случае 3 подобно случаю 2 действия. повторят .я.

4. Х1 (КТ- 1т) =1 и Х" (KT+1T) =1 соответственно Х (Kr- Ir)= 4 и Х(КТ+ I Т) = 1.

Значение 2(КТ) в этом случае равняется единице согласно выражению (2). Поэтому все операции в блоках 4 — 6 повторяются.

Единственным отличием является равенство знака суммы Х (КТ- IT) < X(KT+ IT) плюсу.

После выполнения второго такта работы устройства в целом на регистре памяти 6 хранится частичная сумма

0+I (ОТ) Х(КТ+PT)i 1(1Т) (Х (Кт- 1т)+Х(Кт+1Т)1, причем третье слагаемое подобно первому может оказаться равным нулю. После поступления очередного импульса сдвига с блока

1О или одиночного импульса с блока 15 на

40

0 И(ОТ) Х(КТ+ PT)

X (X (KT- 1Т)+Х(кт+1ТЦ+ ..4h(NT) (X(KT" йт)+

+Х (Кт Ф МТЦ, что является первым отсчетом выходного широкополосного случайного процесса т (т) .

После получения значения Y (1т) регистр памяти 6 обнуляется, после чего осуществляется ММ сдвиг в сторону старших разрядов в первом регистре 1 и в сторону младших разрядов во втором регистре 11. При осуществлении (К+1) го нерабочего сдвига работа арифметических блоков 4 и 5 и генератора одиночного импульса 15 блокируется. Далее структура реверсивных регистров сдвига 1 и 11 изменяется таким образом, что в цепь обратной связи регистра сдвига

1 включается сумматор по модулю два 3 и в цепь обратной связи регистра сдвига 1 включается сумматор 2 по модулю два 3, и в цепь. обратной связи регистра сдвига 11 сумматор по модулю два 12. В данном случае в регистре сдвига 1 осуществляются сдвиги в сторону младших разрядов, а в регистре 11— в сторону старших разрядов. При каждом сдвиге устройство работает аналогично как при сдвигах информации в регистрах 1 и 11 в сторону старших и сторону младших разрядов, соответственно повторив подобную процедуру N раз на сумматоре получаем выражение

О.И (От) Х (КТ-т)+И (1Т) (X(KT-9T)+X(Krt0T)$

+Ь (27)Х (X(KT"ЭТ)+Х (КТ+1ТЦ+ЫЪТ) (h(KT-4Т)+

+ Х (Кт+Щ... + Ц НТ)(Х(ИТ-NT-1т)+ X(KT1NT-1Т), что является вторым отсчетом выходного широкополосного случайного процесса Ч(йТ).

После получения четного значения Ч (GT) структура обратных связей в регистрах сдвига 1 и 11 и направление сдвигов в них изменяется подобно как при получении Ч(1Т), Далее производится не рабочий Я- 1 сдвиг в сторону старших разрядов в первом регистре 1 и в сторону младших разрядов во втором регистре 11. Причем Н 1 нерабочий сдвиг осуществляется перед получением каждого очередного значения g (i т) . Подобно осуществлению нерабочего сдвига перед получением очередного значения ((i Т) содержимое счетчика 9 адреса не обнуляется, 88

1743 дов которого соединены соответственно с первыми входами блока оперативной памяти, умножителя, дешифратора, сумматора и регистра памяти, а шестой выход блока управления через счетчик. адреса соединен со вторым входом дешифратора, выход которого соединен со вторым входом блока оперативной памяти, выход которого соединен со вторым входом умножителя, выход которого соединен со вторым входом сумматора, первый выход которого соединен со вторым входом регистра памяти, выход которого соединен с третьим входом сумматора, второй выход которого является выходом генератора, о т л ич а ю щ и, и с я тем, что, с целью ловышения быстродействия генератора, он содержит два элемента ИЛИ, два элемента И, триггер, генератор одиночных импульсов, элемент эквивалентности и второй рекуррентный регистр сдвига, первый и второй сдвигающие входы которого объединены соответственно с первым и вторым сдвигающими входами первого рекуррентного регистра сдвига и подключены соответственно к выходам первого и второго элементов ИЛИ, первые входы которых подключены соответственно к выходам первого и второго элементов И, первые входы которых объединены и подключены к выходу генератора одиночных импульсов и ко входу блока управления, седьмой и восьмой выходы которого подключены соответственно ко вторым входам первого и второго элементов ИЛИ, а также ко входам триггера, выходы которого соединены соответственно со вторыми входами первого и второго элементов И, выходы рекуррентных регистров сдвига соединены соответственно с первым и вторым входами элементов эквивалентности, выход которого соединен со входом генератоо ра одиночных импульсов и с третьим входом умножителя, четвертый вход сумматора объединен со вторым входом элемента эквивалентности.,11ля построения цифрового генератора широкополосных случайных процессов требуются . незначительные аппаратные затраты. Ориентировочный объем такого генератора составляет 5 35 типовых элементов замены (ТЭЗа) при использовании интегральных схем серии 155 и серии 500. Введением программного управления легко воспроизводится спектр случайного процесса с требуемой точностью, путем изме.4о пения величины N . Увеличение быстродействия в предлагаемом устройстве позволяет расширить его функциональные возможности.

Так оказывается возможным расширить частотный диапазон генерируемых процессов до

50 кГц при использовании ИС серий 155 и

500.

Применение подобных цифровых генераторов широкополосных случайных процессов, предназначенных для виброиспьгганий изделий на случайные воздействия, позволит добиться высоких технико-экономических показателей.

55 а содержимое регистра памяти 6 обнуляется, каждый такт получения очередного > (1 T),j-oe значение 3(T) имеет вид

У(1T)=«%(0T)x(KT-iT) т)+ м т) х(кт-lг)

+Х(КТ Т-1т)) ...+h(er) СХ(Кт- т- T

+ К (КТ+ NT-lT+ 4тЦ.

Анализ выражения для получения Y(Т) показывает, что в отличие от известного в данном устройстве необходимо выполнить максимально только H) g. операций умножения и ЯЯ операций сложения, а йе Я -уменьшений и: К -сложений как в известйом устройстве. Таким образом, при необходимости синхронного получения выходных отсчетов t (4T) быстродействие предлагаемого устройства по сравнению с известным увеличивается в два раза. В случае асинхронной работы устройства быстродействие его в среднем увеличивается в четыре раза, так как в этом случае при получении очередного g(T) пропускаются элементарные такты умножения и сложения для сумм )С(Т+ Т) +К (KT-1T), равных нулю, вероятнос1ь равенства нулю которых равняется р х(к1+1т)Фх(к -1г)=.01 = -

2, Формула изобретения

1. Генератор широкополосных случайных процессов, содержащий первый рекуррентный регистр сдвига, блок управления, пять выхо2. Генератор по п. 1, о т л и ч а ю щ и йс я тем, что блок управления содержит шесть последовательно соединенных элементов задержки, выходы которых являются шестью выходами блока, первый и второй элементы И, выходы которых являются соответственно седьмым и восьмым выходами блока, элемент

ИЛИ, счетчик, дешифратор, третий элемент И, седьмой элемент задержки, триггер и генератор импульсов, выход которого соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ, второй вход которого является входом блока, а выход элемента ИЛИ соединен со счетным входом счетчика, выходы которого соединены с0

13 входами дешифратора, выход которого соединен со вторым входом третьего элемента И и со входом седьмого элемента задержки, выход которого соединен со входом "Сброс" счетчика и с счетным входом триггера, выходы которого соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых объединены между собой и со входом первого элемента задержки и подключены к выходу третьего элемента И.

881743

14

Источники информации, принятые во внимание при экспертизе

1. Кузнецов А. А. Вибрационные испытания элементов и устройств автоматики, М., "Знание", 1976, с. 50-107.

2. Верешкин А. А., Катковник В. Я. Линейные цифровые фильтры и методы их реал»зации. М., "Советское радио", 1974, с. 108109, 131-134.

1о 3. Авторское свидетельство СССР по заявке

N4 262809f/18-24 (079578), 18.01.79 (прототип) с 174

Ю 20

Ю fg

Составитель A. Карасов

Техред M.Ãîëèíêà Корректор M. Шароши

Редактор Н. Ромжа

Филиал ПП11 "Патент", r. Ужгород, ул. Проектная,4

Заказ 9972/73 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11303S, Москва, Ж вЂ” 35, Раушская наб., д. 4/5