Формирователь импульсов

 

ОП ИСАНИЕ

ИЗЬВРЕТЕ Н ИЯ

Союз Советских

Социалистических республик (ii> 884110

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву— (22) Заявлено 24.03.80 (2!) 2895986/18-21 (5!) М. Кл.з

НОЗ К5/!53 с присоединеНием заявки №вЂ”

Гееударстееммл кемлтвт

СССР (23) Приоритет— ве алллм лзебретлллй и лткрмтий

Опубликовано 23.11.81. Бюллетень ¹ 43

Дата опубликования описания 28.1!.81 (53) УДК 621.374 (088.8) В. М. Беляев, Ю. Г. Бондарос, В. И. Г1роскуряков — — —... и А. Б. Язбурскис.(72) Авторы изобретения (7!) Заявитель (54) ФОРМИРОВАТЕЛЬ ИМПУЛЬСОВ

Изобретение относится к импульсной тех-нике и может использоваться, например, в качестве формирователя опорного напряжения для демодуляции и модуляции сигналов в двухканальных Системах с амплитудно-фазовой модуляцией и одноканальным управлением.

Известен формирователь импульсов, содержащий генератор пилообразных импульсов, источник постоянного напряжения, два. пороговых устройства, два генератора прямоугольных импульсов, выходы источников постоянного напряжения и пилообразных импульсов подключены ко входу двух пороговых устройств, выходы которых подключены ко входу двух генераторов прямоугольных импульсов !Ц.

Йедостатком такого формирователя импульсов является низкая точность относительного фазового сдвига входного и выходного сигналов при дрейфе частоты входного сигнала, Наиболее близким по своей сущности техническим решением к предлагаемому изоб-: ретению является формирователь импульсов,. который включает в себя два генератора импульсов Г! и Г2, частоты которых выбраны так, что частота Гl, по крайней мере, на

2 порядок выше частоты входного сигнала, а частота Г2 на порядок выше частоты

П, две переменные схемы ПС! и ПС2 для измерения длительности входного сигнала в двойном коде с использованием сигналов

Г! н Г2, схему умножения, на вход которой подается сигнал с ПС1 и сигнал управления кратностью умножения, задаваемой с пульта управления через схему формирования сигнала кратности, схему запоминания, на вход которой поступает сигнал с выхода умножителя и управляющий сигнал от триг-! о гера, схему сравнения, на выходе которой формируется импульс задержки, при условии совпадения сигналов на входах от ПС2 и схемы запоминания. Относительная дли, тельность задержки определяется отношеИ кием частот генераторов Г1 и Г2, умноженным на коэффициент кратности !2).

Недостаток известного устройства состоит s зависимости фазового сдвига выход, ных импульсов относительно входных прн

20 изменении частоты входного сигнала.

Цель изобретения — повышение стабиль.; ности фазового сдвига выходного сигнала по отношению ко входному сигналу.

884110

Поставленная цель достигается тем, что в формирователь импульсов, содержащий генератор, подключенный к делителю частоты, введены два реверсивных счетчика, два дешифратора, триггер, два трехвходовых элемента И, два двухвходовых элемента И и логический элемент НЕ, при этом выход генератора подключен ко вторым входам двух трехвходовых элементов И, а выход делителя частоты — ко второму входу первого двухвходового элемента И и к первому входу второго двухвходового элемента И, »в входная шина подключена ко второму входу второго двухвходового элемента И и к первому входу первого трехвходового элемента

И и через логический элемент HE — к первому входу первого двухвходового элемента И и к третьему входу второго трехвходового элемента И,. выходы первых двухвходового и трехвходового элементов И подключены ко входам первого реверсивного счетчика, выходы вторых двухвходового и трехвходового элементов И подключены ко 20 входам второго реверсивного счетчика, выходы первого реверсивного счетчика подключены ко входам первого дешифратора, выход второго реверсивного счетчика подключен к входам второго дешифратора, выход первого дешифратора подключен к третьему входу первого трехвходового элемента И и ко вхо-ду триггера, выход второго дешифратора под ключен к первому входу второго трехвходового элемента И и — к другому входу триггера. . 30

На чертеже представлена структурная схема формирователя импульсов.

Устройство состоит из логического элемента HE 1, двух двухвходовых элементов

И 2 и 3, двух трехвходовых элементов И

4 и 5, двух реверсивных счетчиков 6 и 7, двух дешифраторов 8 и 9 на элементах И—

НЕ, триггера 10, делителя частоты 11, генератора 12.

Выход генератора 12 подключен ко вторым входам двух трехвходовых элементов 40

И и через делитель частоты 11 — ко второму входу первого двухвходового элемента И 2 и к первому входу второго двухвхо-, дового элемента И 3. Вход устройства 1 подключен ко второму входу второго двухвходового элемента И 3, к первому входу 4 первого трехвходового элемента И 4 и через логический элемент НЕ 1 — к первому входу первого двухвходового элемента И 2 i» к третьему входу второго трехвходового элемента И 5. Выходы первых двухвходовогои трехвходового элементов И 2 и 4 подключены ко входам первого реверсивного счетчика 6, выходы вторых двухвходового и трехвходового элементов И 3 и 5 — ко входам второго реверсивного счетчика 7..

Выходы первого реверсивного счетчика 6 и подключены ко входам первого дешифратора 8, выходы второго реверсивного счетчика 7 — ко входам второго дешифратора 9.

Выход первого дешифратора 8 подключен к третьему входу первого трехвходового элемента И 4 и ко входу триггера 10, выход второго дешифратора 9 подключен к первому входу второго трехвходового элемента

И 5 и к другому входу триггера 10, выход которого является выходом- устройства.

Подлежащий сдвигу сигнал поступает непосредственно на сигнальные входы элементов 3 и 4 и через первый 4 трехвходовый и второй 3 двухвходовый элементы И, и через элемент НŠ— на сигнальные входы первого 2 двухвходового и второго 5 трехвходового элементов Й.

Пусть сначала выходной триггер находится в нулевом состоянии, а в счетчиках 6 и 7 записаны максимальные числа (т. е. во всех разрядах счетчика занесены единицы).

Следовательно, йа выходах дешифраторов 8 и 9 будут сигналы с уровнем логического нуля, и схемы 4 и 5 будут закрыты по третьим входам.

Пусть на сигнальный вход поступает сигнал с уровнем логической единицы, элемент

И 3 открывается и через него счетные импульсы поступают на вычитающий вход счетчика 7.

Как только содержимое счетчика уменьшается на единицу, на выходе дешифратора

9 появляется.открывающий элемент 5 сигнал. Однако эта схема остается закрытой по . сигнальному входу. Содержимое счетчика 7 уменьшается в течение положительного полупериода входного сигнала. В тот момент, когда на сигнальном входе окажется отрицательная полуволна, элемент И 3 закрывается, но открываются элементы И 2 и 5. Через элемент И 2 счетные импульсы поступают на вычитающий вход счетчика 6 (в счетчике 6 начинается процесс, аналогичный процессу в счетчике 7, но с задержкой на полупериод входного сигнала), а через элемент И 5 импульсы поступают на суммирующий вход счетчика 7.

В этот момент на выходе дешифратора 9 сигнал равняется логическому нулю, вследствие чего элемент И 5 закрывается, а выходной триггер опрокидывается в единичное состояние. Обратно в нулевое состояние триггер возвращается через полупериод частоты несущей с помощью дешифратора 8, когда закончится аналогичный процесс в счетчике 6.

Таким образом, процессы вычитания и суммирования счетных импульсов в счетчиках 6 и 7 повторяются со сдвигом на часть полупериода входного сигнала, а на выходе триггера 1О будет сигнал, аналогичный входному, но сдвинутый по фазе относительно входного сигнала.

Формула изобретения

Формирователь импульсов, содержащий генератор, подключенный к делителю час884 !! !!

Составитель Л. Колосков

Редактор Н. Джуган Техред А. Войкас ., Корректор Н. Швыдкая

Заказ 10254 84 Тираж 991 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

5 тоты, отлпчающийг» тем, что, с пелью повышения стабильности фазового сдвига выходного сигнала по отношению ко входному сигналу, в него введены два реверсивных счетчика, два дешифратора, триггер, два трехвходовых элемента И, два двухвходовых элемента И и логический элемент НЕ, при этом выход генератора подключен ко вторым входам двух трехвходовых элементов И, а выход делителя частоты — ко второму входу первого двухвходового элемента И и к первому .входу второго двухвходового эле- jp мента И, входная шина подключена ко второму входу второго двухвходового элемента И и к перврму входу первого трехвходового элемента И, и через логический элемент

НŠ— к первому входу первого двухвходового элемента И и к третьему входу второго трехвходового элемента И, выходы первых.. двухвходового и трехвходового элементов

И подключены ко входам первого реверсивного счетчика, выходы вторых двухвходового и трехвходового элементов И подключены ко входам второго реверсивного счетчика, выходы первого реверсивного счетчика подключены ко входам первого дешнфратсра, выход второго реверсивного счетчика подключен ко входам второго дешифратора, выход первого дешифратора подключен к третьему входу первого трехвходового элемента И и ко входу триггера, выход второго дешифратора подключен к первому входу второго трехвходового элемента И и к другому входу триггера.

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР

¹ 310368, кл. H 03 К 5/!58. опублик. 1971.

2. Патент Японии Ма 53 — 45116, кл. 98 (5) С 22, опублик. 1978.