Аналого-цифровой преобразователь

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнн

Соцналнстнческнк

Республик (i i) 884127 (6! ) Дополнительное к авт. свкд-ву (51)М. Кл. (22) Заявлено 10.03,80 {2l ) 2890439/18-21

Н 03 К 13/17 с прнсоелинеииеи заявки М (23) Приоритет фкударстеанныН квинтет

СССР ао делан нзебретеннй н втнрмтнй (53 ) УД К 681.3 25 (088.8 ) Опубликовано 23.11.81. Бюллетень Рй 43

Дата опубликования описания 23.11 81

A. И. Диянов, И. Н. Мазов, Ю. В. Попубабкин, В. П. Сафронов и В. М. Шпяндин (72) Авторы изобретения (7! ) Заявитель (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ жение (11

Изобретение относится к измерительной,и вычислительной технике и может быть использовано для преобразования аналоговых сигналов в код.

Известен аналого-цифровой преобразователь, содержаший два пороговых эпемен та, преобразователь код-напряжение, регистр, логический блок, распределитель импульсов, элемент запрета и генератор импульсов, выход которого посредством о элемента запрета соединен с .входом рас предепитепя импульсов, выходы последне го через логический блок и регистр соединены с входами преобразователя код напряжение, причем выход преобраэовате1S пя код-напряжение присоединен к соответ ствуюшим входам пороговых элементов, усилитель разности, перекпючаюший блок, триггер, дополнительный преобразователь код напряжение, регистр-счетчик, дополнительный логический блок, причем входы усилителя разности присоединены соответ ственно к выходу дополнительного преобразователя код-напряжение и входу одного иэ пороговых элементов, соединенному с шиной преобразуемого сигнала, а выход усилителя разности присоединен к второму входу другого первого элемента, выходы пороговых элементов через переключаюший бпок, управпяюшие входы которого соединены с выходами триггера, вход которого подключен к выходу распределителя импульсов, присоединены к входу логического блока, один иэ выходов триггера соединен с управпяюшим входом элемента Запрета и входом дополнительного логического блока, другие входы по спеднего присоединены к входам распре» делителя импульсов, а выходы регистра через дополнительный логический блок и регистр-счетчик соединены с входами дсьпопнительного преобразователя код-напряОднако известный преобразователь обпадает низкими динамическими свойства I ми, так как преобразование в каждом так

G те происходит по методу поразрядного

88 уравновешивания, которое имеет большие динамические погрешности.

Бель изобретения» повышение динамической точности преобразователя.

Поставленная цепь достигается тем, что в аналого-цифровой преобразователь, содержаший преобразователь код-напряжение, усилитель разности, один вход которого соединен с выходом преобразователя код-напряжение, другой - с шиной преобразуемого сигнала, блоки первый, второй и третий, выходы блока управления соединены с соответствующими первыми входами логического блока, а выходы последнего присоединены к входам регистра-счетчика, выходы старших разрядов которого соединены с входом преобразователя код-напряжение, введены дополни.тельные преобразоватеп код-напряжение, коммутатор, блок последовательно соеди йенных элементов аналоговой свертки, блок компараторов, преобразователь кода, блок определения знака и значения производной, дополнительный логический блок, выходы которого соединены с счетными входами младших разрядов регистра-счет.чика, а входы - с выходами старших разрядов преобразователя кода, причем выхо ды дополнительных преобразователей коднапряжение соединены с соответствующими входами усилительных каскадов усилителя разности, а входы — с выхода ми младших разрядов регистра-счетчика, при этом выходы блока последовательно соединенных элементов аналоговой свертки через блок компараторов и преобразователь кода присоединены соответственно к вторым входам логического блока, а вход блока последовательно соединенных элементов аналоговой свертки через коммутатор соединен с шиной преобразуемого сигнала и выходами усилительных каскадов усилителя разности, управляющий вход коммутатора присоединен к пятому выходу блока управления, четвертый выход которого соединен с управляющими входами дополнительного логического, блока и регистра счетчика, и импульс ным входом блока определения знака и значения производной, а шестой выход соединен с входом управления последI него, вход которого соединен с шиной преобразуемого сигнала, при этом его первые выходы соединены с входами младших разрядов дополнительных преобразователей код-напряжение, а вторые выходы - с счетными входами младших разрядов регистра счетчика.

4127 4 й. 5-ом и 3- ем разрядах, на фиг, 5 - то же, коррекция происходит в 5, 4 и 3-ем разрядах; на фиг. 6 — диаграмма процес

2й случае когда производная положительная

SS

На фнг. 1 представлена структурная схема аналого-цифрового преобразователя; на фиг. 2 - диаграмма работы блока

3 управления; на фиг. 3 - пример снятия кода 13 - разрядного ЛБП, при коррекции 9-го и 5-го разрядов; на фиг. 4диаграмма процесса преобразования изменяющегося входного сигнала в 7-разрядном АБП, коррекция происходит в са преобразования в 2-х тактном АБП при выходе входного сигнала иэ зоны коррекции; на фиг. 7» диаграмма процесса преобразования в 2-х тактном АБП, в ко« тором используются на последнем такте два корректирующих разряда и блок определения знака и значения производной, в (а) и отрицательная (б), Преобразователь содержит преобразователь 1 код-напряжение (ПКН), усилитель 2 разности, блок 3 управления, логический блок 4, регистр-счетчик 5, дополнительные ПКН 6, коммутатор 7, блок

8 последовательно соединенных элементов аналоговой свертки, блок 9 компараторов, преобразователь 10 кода, дополнительный логический блок 11, блок 12 определения знака и значения, производной, усилительные каскады 13, элементы 14 совпадения, триггеры 15 памяти, элементы

ИЛИ 16, и элементы 17 совпадения, элементы 18 аналоговой свертки и элементы 19 совпадения, элемент 20 цифровой задержки, элемент 21 аналоговой задержки, усилитель 22 разности, компараторы

23, триггеры 24 памяти.> элементы 25 совпадения и элемент 26 цифровой задержки.

Преобразователь работает следующим образом, Вначальный момент времени ф,4 (фиг. 2) сигнал с блока 3 управления подключает к входу блока 8 последовательно соединенных элементов аналоговой свертки через коммутатор 7 шину преобразуемого сигнала. В этот же момент времени сигнал с блока 3 управления разрешает запись информации (открыты элементы 14 совпадения старших разрядов в логическом блоке 4) в старшие разряды регист ра-счетчйка 5. Входной сигнал последова« тельно преобразуется в элементах аналоговой свертки 18 и блоке 9 компараторов в отраженный код. Этот код в преобразователе 10 кода преобразуется в двоичный позиционный и записывается также

5 884127 Ь последовательно, начиная с старшего раз- ем выходного напряжения каскада усилиряда, в регистр-счетчик 5 старших раз- теля 2 разности (усиленное значение разрядов и преобразователь 1 код-напряже- ности между значением входного сигнала нне, в результате чего начинает пронсхо- и значением компенсирующего напряжедить компенсация входного сигнала 0 < 5 ния преобразователя код-напряжение 1) компенсирующим напряжением UK c выхо- и значением компенсирующего напряжения

1 да преобразователя 1 код-напряжение на дополнительного преобразователя 6 кодуснлитече 2 разности. напряжение.

По истечению некоторого интервала Аналогичная отработка выходного навремени 41 +. определяемого переходны- 10 пряжения отдельных каскадов 13 усилими процессами в элементах 18 аналого- теля 2 Разности компенсирующим напрявой свертки и блоке 9 компараторов, а жением происходит в каждом каскаде 13 также задержками в преобразователе 10 усилителя разности до тех пор, пока не кода, логического блока 4.Сигнал с бло- будет подключен выход всего Усилителя ка 3 ynpasneHHs переключает канал s ком» 15 2 Разности к входу блока 8. В этом слумутаторе 7, в результате чего ко входу чае информация не записывается в реблока 8 последовательно соединенных гистр-счет шк 5, так как элементы 14 элементов аналоговой свертки подключа- совпадения логического блока 4 закрыется выход первого усилительного каска- ты сигналами с блока 3 Управленип Инфорда 1 3 уси я 2 разности. И в эт 2о маци я о младших разрядах снимается же момент времени закрываются эле- с преобразователЯ 10 кода. менты 14 совп, е„я арших разрядов По око анни процесса пр образования в логическом блоке 4 и открываются эле по сигналу с блока 3 управления происхОменты 14 совпадения более младших раз- дит коРРекциЯ кода, котоРый хРанитсЯ в рядов со вую ими гналами бло 35 РегистРе-счетчике 5. КоРРекциЯ кода пРи3 управления. Начинается установление меняется для того, чтобы снизить требопереходного процесса а 6похе и< тельно соединенных элементов 8 аналого- функции пРеобРазования которого может вой свертки, который проходит с эквива-! лентной постоянной времени(,= ФСя+ .х 3p ступень квантования старших разрядов, а также чтобы скорректировать динамическ од-на пряжен не; кую погрешность, которая накапливается постоянная времени одного каскада 3 в процессе преобразоваш я. Для того, усилителя 2 разности - постоянная чтобы пРоизводить одностоРоннюк корреквремени блока 8 последовательно соеди- . цию кода (пРименЯть неРевеРсивный счет3S ненных элементов аналоговой свертки. чик), необходимо сместить функцию преПо мере установления пе еходного про- образования блока 8 на значение Ц/ . В цесса, к торый устанавливается по лед - этом слУчае коРРектиРУюшнми Разрндами вательно на выходе каждого элемента являются старшие разряды кода дополни18 аналоговой свертки, начинается запись тельных пРеобРазователей 6 код-напРЯжеинформации в Регистрсчетчик 5 и на вы» ние и преобразователя 10 кода. Информаходе дополнительного преобразоват ля циЯ о значении входной величины снимакод-напряжение 6 устанавливается компен- ется с тРиггеРов 15 Регистра-счетчика сирующее напряжение. По истечении неко- 5, кРоме коРРектиРУюших РазРЯдов, и с торого интервала времени + -Ф, код

2 3 45 преобразователя 10 кода также, кроме значения усиленной Разности входного корректирующего разряда. сигнала и компенсирующего напряжения На фиг. 3 показан пример снятия копреобразователя 1 код-напряжение запи- да у 13 ти разрядного АБП, в котором сывается в регистр-счетчик 5, после че- используются два 5-разрядных преобразого закрываются элементы 14 совпадения вателя код-напряжение, Весь цикл преобsp сигналом с блока 3 управления, подключа- разования протекает за три такта, причем ется следующий каскад 13 усиления в информация с регистра-счетчика снимаетусилителе 2 разности к входу блока 8 ся следующим образом: пять старших разпоследовательно соединенных элементов рядов (13-9 разряды) снимаются непо аналоговой свертки сигналом с блока 3

SS средственно с триггеров 15 регистрауправления и открываются следующие счетчика 5; следующий разряд является элементы 14 совпадения, в логическом корректирующим, четыре оставшихся разблоке. 4. Начинается преобразование зна- ряда регистра»счетчика являются инфор»чения усиленной разности между значени- мационными и снимаются также с тригге884127 8 ров 15 регистра-счетчика 5, младшие разряды снимаются с преобразователя 10 .кода, кроме его старшего разряда, который является корректирующим для более старших разрядов.

На фиг, 4 изображена диаграмма опреДеления кода значений входного сигнала, имеющего положительную и отрицательную производную. Процесс преобразования протекает в три такта, причем на каждом такте определяются три разряда. На втором и третьем тактах старшие разряды являются корректирующими, а не информационными. Таким образом, выходной код-семиразрядный, двоичный. На первом такте 1 -12 определяются три старших разряда и одновременно начинает устанавливаться напряжение на выходе первого преобразователя код-напряжение О,.В момент Ь информация о трех старших разрядах полностью записана в регистр-счетчик 5, и схемы 1 4 совпадения этих разрядов в логическом блоке 4 закрываются а открываются следующие схемы совпадения. Во втором такте 62-Ь протекает переходный процесс в каскаде усилителя

2 разности и блоке 8, и, одновременно, по мере определения разрядов, информация о их значении записывается в ре гистр-счетчик 5, и значит, и в преобра зователь 6 код-напряжение, т.е. происходит установление компенсирующего напря ++ А6

В момент времени 1 закрываются элементы 14 совпадения в логическом блоке 4 и через некоторое время 4>-Е4 происходит установление переходного процесса в последнем усилительном каскаде

13 усилителя 2 разности и блоке 8 и информацию о младших разрядах можно сни мать с преобразователя 10 кода (кроме корректирующего разряда) в момент времени 6 . В этот же момент времени про.изводится коррекция кода в старших раз рядах. На фиг. 4 показаны максимально допустимые значения скорости изменения входного сигнала при отрицательной и положительной производных. При отрицательной производной входного сигнала коррекция не производится. При положительной производной производится коррекция как старших, так и более младших разрядов, так как значение входной величины на втором такте пересекает значение кванта

) Ц4 старших разрядов, а код регистра счетчика 5 соответствует (9-1) Q4 значению кванта, Это видно по установлению компенсирующего напряжения () . На третьем такте значение входной величины также больше значения кванта И Я2

1 а код регистра-счетчика 5 соответствует (И-1) gg значению кванта. Поэтому по сигналу с блока 3 управления через элементы 17 совпадения регистра-счетчика 5 происходит коррекция кода в старших разрядах (добавляется единица) и через элемент 19 совпадения в дополнительном логическом блоке в более млад10 щих разрядах (также добавляется единица) регистра-счетчика 5. Корректируеч ся не только динамическая погрешность, а и другие виды погрешностей, т.е. сумма статической и динамической погрешностей, что позволяет повысить частотные свойства блока 8 за счет использования грубых узлов элементов аналоговой свертки, а значит более высокочастотных, Для повышения допустимой скорости изменения входного сигнала необходимо на.последнем такте вводить не один,.а несколько корректирующих разрядов, На фиг. 5 показан процесс аналого-цифровоFo преобразования прН увеличении числа корректирующих разрядов до двух. Тогда допустимая скорость входного сигнала возрастает в три раза по сравнению с допустимой скоростью входного сигнала, изображенной на фиг. 4. В этом случае необходимо функцию преобразования сместить на значение 3/gQ< на последнем такте. Так как она смещена на предыду. щих тактах на В/2Q, на последнем такте смещение достигается за счет смещения

33 последнего усилительного каскада 13 в усилителе 2 разности на значение Ц. Кор- рекция производится аналогично предыдущей, кроме коррекции младших разрядов регистра-счетчика 5, когда корректируют40 ся вначале более страший разряд регист-, ра-счетчика 5 через элемент 19 совпа-. дения дополнительного логического блока

11, а затем через время, равное времени задержки элемента 20 задержки допол4В нительного логического блока 11, корректируется младший разряд регистра-счетчика 5.

Блок 8 можно выполнить на последо вательно соединенных каскадах с V об разной функцией преобразования, а также на касакадах, каждый из которых имеет ф/-образную функцию преобразования или же на еще большем количестве параллельно соединенных узлов с bt -образной функцией преобразования (так называемой параллельной сверткой входного сигнала).

Конкретное исполнение блока 8 (соотно0 шение количества последовательных кас»

884l27 ц . 1,Ц +"

1 кадов с количеством узлов в одном каскаде) зависит от желаемого частотного диапазона, количества разрядов преобразователя, количества выбранных тактов процесса преобразования аппаратурных затрат и т.д. Частотные свойства такого блока очень высоки и достигают на современной элементной базе порядка единиц мегагерц.

Значение ступени квантования на каждом такте преобразования одинаково, что достигается выбором определенного коэффициента усиления отдельных усилительных каскадов 13 в усилителе 2 разности, (на фиг. 4 и 5 значения квантов уменьшены для наглядности процесса преобразования), Для сравнения динамических характеристик известного и предлагаемого устройств рассмотрим двухтактные схемы обоих преобразователей. Пусть количество разрядов преобразователя Й равное

1 1. Определяется равное число разрядов . на первом такте преобразования И равное 6, на втором такте Й вЂ” vn равное 5 разрядов и один разряд корректирующий.

Динамическая погрешность противопоставляемого устройства определяется иэ выражения где Ц вЂ” скорость изменения входного сигнала; ф" - время преобразования усилен2. ной разности Ug-Uy, грубым пороговым элементом во вто.ром такте цикла преобразования.

Время первого такта и время выделе;-. ния разности не входит в выражение для

Д вследствие коррекции во втором такте динамической погрешности, возникающей за этот интервал времени. Так как динамическая погрешность не должна превышать 2.0,5 Ч где g =TTJN-стгпень кванИ тования данного A1UI, О,+ g/g + В предлагаемом устройстве за счет применения высокочастотного, асинхронного

АЦП во втором такте динамическая погрешность возникает только при условии выхода значения входного сигнала эа пределы зоны коррекции (фиг. 6). Зона коррекции на втором такте равна +1/29 где Q =1/2® Тогда предельная допустимая скорость изменения 0 равна

Если принять 6 = Ь где — длитель7 +, 7 ность второго такта, выигрыш равен

Таким образом, выигрыш попучается значительным и равным 32, Еше большего выиграша (в 96 раз) в уменьшения динамической погрешности, а значит, рас ширении спектра кодируемых сигналов, можно достичь, если применить для коррекции кода, записанного в регистре-счетчика 5 два разряда (фиг. 5), Но тогда для получения 11 разрядного кода на последнем, втором такте необходимо опре делять семь разрядов (пять значащих и два корректирующих). Небольшие аппа. ратурные затраты вполне оправдываются . за счет повышения спектра частот преоб« раэуемого сигнала, С целью дальнейшего повышения дина- . мической точности в устройство введен блок 12 определения знака и значения производной для определения знака и значения производной входной сигнала в момент времени +y (фиг. 7), включения в преобразователе код-напряжение онределенного значения напряжения, в зависимости от знака и значения производной, 30 а также коррекции кода в регистре-счетчике 5. На фиг. 7 (а, б) представлены диаграммы отработки изменяющегося входного сигнала в 2-гактном AII в котором на последнем такте произвсдится кор рекция двух разрядов, а также с целью повышения динамической точности производится коррекция, в зависимости от зна; ка производной. В момент времени -6 оп ределяется знак производной входного сигнала (стробируется регистр 24 памяти), если она отрицательна (фиг. 7б), никаких изменений со стороны блока 12 определения знака и значения производной не производится, Если же значение производной входного сигнала положительное (фиг. 7а), блок 12 фиксирует знак произ водной и включает по сигналу с бгока 3 .управления в преобразователе 6 код-напряжение дополнительный разряд, равный по весу 2 Q.

So В период времени -Ь происходит ус» тановление переходного процесса выходного напряжения преобразователя 6 коднапряжения,. одного усилительного каскада 13 усилителя 2 разности и блока 8, В момент времени + информация о младших разрядах снимается с преобразователя 10 кода и производится коррекция кода регистра четчика 5. Вначале проиэво 88412 дится коррекция регистра-счетчика 5, в зависимости от состояния старших разрядов преобразователя 10 кода, а затем, после некоторой задержки, определяемой переходным процессом в регистре-счетчике 5 (элемент 26 задержки), заносится код значения веса, равного 2 Ц, в регистр-счетчик 5 по сигналу с инока 3 управления и блока 12. Для этого необ. ходимо дополнительное смешение послед- 30 него каскада 13 в усилителе 2 разности на 2 g. Попустимая скорость при этом возрастает по сравнению со случаем, изображенным на фиг. 5, почти в два раза. К блоку определения производной осо- 3 бых требований не предъявляется, погрешность определения знака производной колеблется в пределах значений +®g (ôèã.7).

Изобретение обеспечивает повышение динамической точности аппаратуры для вы- Зй сокоточного кодирования быстроизменяюшихся сигналов. Особенно большой выигрыш в динамической точности достига ется при построении высокоточных АЦП с количеством разрядов не меньшим 10+ 23

11, что позволяет реализовать многоразрядный АЦП (14-15 двоичных разрядов) с высокими динамическими характеристиками баз аналогового запоминающего устройства на входе преобразователя. 3р

При этом апертурное время преобразователя определяется так же как у параллельных А11П.

33

Ф ормула изобретения . Аналого-цифровой. преобразователь, содержащий преобразователь код-напряжение, усилитель разности, один вход кото рого соединен с выходом преобразовате ля код-напряжение, другой с шиной преобразуемого сигнала, блоки первый, второй и третий, выходы блока управления соединены с соответствующими первыми входами логического блока, а выходы по следнего присоединены к входам регистр ра-счетчика, выходы старших разрядов

7 12 которого соединены с входом преобра— зователя код-напряжение,,о т л и ч аю ш и и с я тем, что, с целью увеличения динамической точности, в него введены дополнительные преобразователи код-напряжение, коммутатор, блок последовательно соединенных элементов аналоговой свертки, блок компараторов, преоб- разователь кода, блок определения знака и значения производной, дополнительный логический блок, выходы которого соединены с счетными входами младших разрядов регистра-счетчика, а входы - с выходами старших разрядов преобразователя кода, причем выходы дополнительных преобразователей код-напряжение соединены с соответствующими входами усилительных каскадов усилителя разнос» ти, а входы — с выходами младших разрядов регистра-счетчика, при этом выходы блока последовательно соединенных элементов аналоговой свертки через блок компараторов и преобразователь кода присоединены соответственно к вторым входам логического блока, а вход блока последовательно соединенных элементов аналоговой свертки через коммутатор соединен с шиной преобразуемого сигнала и выходами усилительных каскадов усилителя разности, управляющий вход коммутатора присоединен к пятому выходу блока управления, четвертый выход которого соединен с управляющими входами допол» нительного логического блока и регистра счетчика, и импульсным входом блока определения знака и значения производной, а шестой выход соединен со входом управления последнего, вход которого соединен с шиной преобразуемого сигнала, при этом первые выходы соединены с входами младших разрядов дополнительных преобразователей код-напряжение, а вторые выходы со счетными входами младших разрядов регистра счетчика.

Источники информации, принятые во внимание нри экспертизе

1. Авторское свидетельство СССР по заявке Ж 2612335/21, кл. Н 03 К 13/17.

884 3 27 (vy) (и 3) (n 2 (Д4 !)

n us (м) (гЛ) (м) 3р

Коррен 4ия

ВНИИПИ Заказ 102SS/85 Тираж 991 Подписное

Pp,Q (м) (л2) (nrem

ng, (а i)a

Ца (и-46 (ю-<) (М4) (ni3) (щ?)

??g

i (н)

)ц (е? вФ(л5 (лч

Филиал ППП Патент", r. Ужгород, ул. Проектная, 4