Устройство демодуляции двоичных сигналов

 

Союз Советсник

Соцнапистнчесннн

Респубпии

О П И С А Н И Е (1896788

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22) Заявлено - 04. 04. 80(2 I ) 2904478/18-09 с присоединением заявки Ю (23) Приоритет (51)М. Кл.

Н 04 1 27/22

Ркударстненный комитет

СССР ао делан изобретений и открытий (53) УЙК 621. 394. . 62 (088. 8) Опубликовано 07.01.82. Бюллетень Рй 1

Дата опубликования описания 09 .01.82 (72) Авторы изобретения

В.Г. Карташевский и Б.И. Николаев (7I) Заявитель

Куйбышевский электротехнический институт -евин* (54) УСТРОЙСТВО ДЕМОДУЛЯЦИИ ДВОИЧНЫХ

СИГНАЛОВ

Изобретение относится к радиотехнике и может использоваться в системах передачи дискретной информации.

Известно устройство демодуляции двоичных сигналов, содержащее линию задержки, вход которой соединен с расщепителем сигналов, а один выход соединен с входом блока оценки импульсной реакции, выходы которого соединены с одними входами перемножителей, l0 другие входы одних перемножителей соединены с выходами блока перебора, а. других перемножителей — с выходами регистра сдвига, выходы всех перемножителей соединены с соответствующими

35 входами сумматоров; последовательно соединенные первый блок сложения, дискриминатор уровня сигнала, блок ключей и блок реле, один выход которо-. го соединен с входом регистра сдвига, вход первого блока сложения соединен с выходом второго блока сложения 11 1.

Однако в известном устройстве недостаточная помехозащищенность.

Цель изобретения — повышение помехозащищенности.

Указанная цель достигается тем, что в устройство введены ключи, три блока памяти, шесть дополнительных блоков сложения, два усилителя, два инвертора, двенадцать дополнительных перемножителей, причем выходы сумматоров соединены с входами второго блока сложения и через одни ключи с входами блоков памяти, одни выходы которых через другие ключи соединены с одними входами соответствующих сумматоров, другие входы всех сумматоров соединены с соответствующими выходами линии задержки, выход первого дополнительного блока сложения через соответствующий ключ соединен с одним входом соответствующего сумматора, выход одного блока памяти через объединенные входы первых четырех дополнительных перемножителей соединены с одними входами второго, третьего, четвертого и пятого дополнительных

3 89678 блоков сложения, выход второго дополнительного блока сложения соединен с другим входом четвертого дополнительного перемножителя и одним входом пятого дополнительного перемножителя, выход третьего дополнительного блока сложения соединен с другим входом третьего дополнительного перемножителя и ддним входом шестого дополнительного перемножителя, выход перво- 1у га усилителя соединен с другим входом первого дополнительного перемножителя и одним входом седьмого дополнительного перемножителя, другой вход которого и другой вход шестого дополнительного перемножителя соединены с выходом первого инвертора, другой вход пятого и один вход восьмого дополнительных перемножителей объединены и соединены с входом первого инвертора, выход восьмого дополнительного перемножителя соединен с другим входом второго дополнительного блока сложения, дополнительный вход которого соединен с одним входом девятого дополнительного перемножителя и через второй инвертор с одним входом десятого дополнительного перемножителя, выход девятого дополнительного перемножителя соединен с одним входом шестого дополнительного блока сложения,другой вход которого соединен через одиннадцатый дополнительный пере.множитель с выходом другого блока памяти соединенным также с другим вхоf И дом третьего дополнительного блока сложения и через двенадцатый дополнительный перемножитель с одним входом первого блока сложения, другой вход которого соединен с выходом десятого дополнительного перемножителя, другой вход которого и другой вход одиннадцатого дополнительного перемножителя соединен с выходом первого усилителя, выход второго усилителя соединен с другими входами двенадцатого, второго, восьмого и девятого дополнительных перемножителей, выход седьмого дополнительного перемножителя соединен с соответствующим вхо50 дом третьего дополнительного блока сложения, выход пятого дополнительного перемножителя соединен с соответствующим входом четвертого дополнительного блока сложения, выход шес—

55 того дополнительного перемножителя соединен с другим входом пятого дополнительного блока сложения, выход .которого соединен с входом первого

8 4 усилителя, выход четвертого дополнительного блока сложения соединен с входом второго усилителя,при этом один выход блока реле соединен с одним входом блока перебора, другие входы которого соединены с соответствующими выходами блока реле, выход бло» ка перебора соединен с дополнительным входом блока ключей.

На чертеже изображена структурная электрическая схема предлагаемого

:устройства.

Устройство содержит расщепитель 1 сигналов, блок 2 обработки сигнала, состоящий из линии 3 задержки, блока 4 оценки импульсной реакции, сумматоров 5, блока 6 сложения, перемножителей 7, блоков 8 памяти и ключей 9

10 а также блок 11 перебора, регистр 12 сдвига, блок 13 сложения, дискриминатор 14 уровня сигнала, блок 15 ключей, блок 16 реле, дополнительные блоки 17-22 сложения, инверторы 23 и 24, усилители 25 и 26, дополнительные перемножители 27-38.

Устройство работает следующим образом.

Первый этап — при замкнутых ключах 10 (перебор) . Сигналы, задержанные в линии 3 задержки, паралелльно поступают на входы сумматоров 5. Одновременно на выходы этих сумматоров поступают сигналы с выходов перемножителей 7. Кроме того, на дополнительные входы сумматоров 5 через замкнутые ключи 10 с выходов блоков 8. памяти и дополнительного блока 17 сложения поступают предсказанные значения отсчетов сосредоточенной помехи. Таким образом, на выходе К-го сумматора 5 имеет место разностный отсчет.

В дискриминаторе 14 сравниваются величины для разных наборов и фиксируется номер набора с минимальной величиной. Каждый раз при появлении меньmего числа всех предыдущих на выходе дискриминатора 14 появляется импульс, C. открывающий блок 15 ключей. При этом набор через блок 15 ключей переписывается в блок 16 реле, где хранится до следующего срабатывания дискриминатора 14. По окончании перебора в бло" ке 16 реле будет записан набор, кото" рому соответствует минимальная вели.чина.

Второй этап — при замкнутых клю" чах 9 (предсказание помехи). Ключи 10 разомкнуты, ключи 9 замкнуты,с выхо5 8967 да блока 11 перебора поступают оценки, но в регистр 12 сдвига знак еще не записан. С выходов сумматоров 5 через ключи 9 на входы блоков 8 памяти поступают чистые отсчеты ломе- S хи. С выхода первого сумматора 5 сигнал не используется для формирования оценки предсказания ) помехи. Выходной сигнал следующего сумматора через ключи 9, блок 8 памяти, ключ 10 будет 10 использован как оценка помехи на следующем этапе перебора и поэтому поступает на дополнительный вход сумматора 5.

Таким образом ключи 9, 10 и блоки 8 памяти осуществляют предсказание помехи.

В блоках 17-38, образующих блок предсказания, происходит формирование оценки отсчета помехи, еще не вошед- 20 шего в линию задвржки, по тем отсчетам помехи, которые выделены сумматорами 5.

На вход ключа 10 с выхода дополнигельного блока 17 сложения со знакощ минус поступает оценка одной компо- ненты помехи, а с выхода дополнительного блока 18 сложения — оценка другой компоненты помехи. Как только начнется новый этап перебора, клю- З0 чи 9 разомкнутся, ключи 10 замкнутся и новые, предсказанные отсчеты помехи поступят на дополнительные входы сумматоров 5.

Таким образом, в предлагаемом устройстве повышается помехозащищенность.

40 выход девятого дополнительного перемножителя соединен с одним входом шестого, дополнительного блока сложения, другой вход которого соединен через одиннадцатый дополнительный перемножитель с выходом другого блока памяФормула изобретения

Устройство демодуляции двоичных сигналов, содержащее линию задержки, вход которой соединен с расщепителем сигналов, а один выход соединен с входом блока оценки импульсной реакции, выходы которого соединены с одними входами перемножителей, другие входы одних перемножителей соединены с выходами блока перебора, а других перемножителей — с выходами регистра сдвига, выходы всех перемножителей соединены с соответствующими входами сумматоров, последовательно соединенные первый блок сложения, 5$ дискриминатор уровня сигнала, блок ключей и блок реле, один выход которого соединен с входом регистра сдвига, вход первого блока сложения соединен с выходом второго блока сложения, о т л и ч а ю щ е е с я тем, что, с целью повышения помехозащищенности, введены ключи, три блока памяти, шесть дополнительных блоков сложения, два усилителя, два инвертора, двенадцать дополцительных перемножителей, причем выходы сумматоров соединены с входами второго блока сложения и через одни ключи с входами блоков памяти, одни выходы которых через другие ключи соединены с одними входами соответствующих сумматоров, другие входы всех сумматоров соединены с соответствующими выходами линии задержки, выход первого дополнительного блока сложения через соответствующий ключ соединен с одним входом соответствующего сумматора, выход одного блока памяти через объединенные входы первых четырех дополнительных перемножителей соединен с одними входами второго, третьего,четвертого и пятого дополнительных блоков сложения, выход второго дополнительного блока сложения соединен с другим входом четвертого дополнительного перемножителя и одним входом пятого дополнительного перемножителя, выход третьего дополнительного блока1 сложения соедИнен с другим входом третьего дополнительного перемножителя и одним входом шестого дополнительного перемножителя, выход первого усилителя соединен с другим входом первого дополнительноro перемножителя и одним входом седьмого дополнительного перемножителя,другой вход которого и другой вход шестого дополнительного перемножителя соединены с выходом первого инвертора, другой вход пятого и один вход восьмого дополнительных перемножителей объедиI нены и соединены с входом первого инвертора, выход восьмого дополнительного перемножителя соединен с другим входом второго дополнительного блока сложения, дополнительньп1 вход которого соединен с одним входом девятого дополнительного перемножителя и через второй инвертор с одним входом десятого дополнительного перемножителя, 896788 ти, соединенным также с другим входом третьего дополнительного блока сложения и через двенадцатый дополнительный перемножитель с одним входом перBoro блока сложения, другой вход которого соединен с выходом десятого дополнительного перемножителя, другой вход которого и другой вход одиннадцатого дополнительного перемножителя соединен с выходом первого усилителя, >4 выход второго усилителя соединен с другими входами двенадцатого, второго, восьмого и девятого дополнительных перемножителей, выход седьмого дополнительного перемножителя соеди- 1З иен с соответствующим входом третьего дополнительного блока сложения, выход пятого дополнительного перемножителя соединен с соответствующим входом четвертого дополнительного бло-20 ка сложения, выход шестого дополнительного перемножителя соединен с другим входом пятого дополнительного блока сложения,, выход которого соединен с входом первого усилителя, выход четвертого дополнительного блока сложения соединен с входом второго усилителя, при этом один выход блока реле соединен с одним входом блока перебора, другие входы которого соединены с соответствующими выходами блока реле, выход блока перебора соединен с дополнительным входом блока клычей.

Источники информации, принятые во внимание-при экспертизе

1. Авторское свидетельство СССР по заявке Р 2714086/09, кл. Н 04 L 27/22, 1979 (прототип).