Устройство тактовой синхронизации

 

Союз Советскик

Социапнстическин республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 906016 (61) Дополнительное к авт свид-ву(53)M. Кл. (22) Заявлено 06.05.80 (21) 2920489/18-09

Н 04 L 7/02 с присоединением заявки М

Гоеуднретненный квинтет

СССР (23) Приоритет но данаи нтееретеннй и втнрытнй

Опубликовано 15.02.82, Бюллетень ЭВ 6

Дата опубликования описания 1 5.02.82 (53) УДК 621.394.

662 (088.8) /

Г.К. Болотин и И.N. Шелл (72) Авторы изобретения (7I) Заявитель (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ

Изобретен ие относится к пере паче дискретных сообщений и может быть использовано пля обеспечения тактовой синхронизации приемной части аппаратуры.

Известно устройство тактовой синхронизации, содержащее последовательно соединенные блок управления, первый управ ляемый делитель и фазовый дискриминатор, выходы которого подключены к сумми руюшему и вычитаюшему входам первого

l0 реверсивного счетчика, а также задаюший генератор, интегратор и послеповательно соединенные первый триггер и первый элемент И, при этом выход задаюшего генератора подключен к второму входу

>5 первого управляемого пелителя (11.

Однако известное устройство обладает низкой точностью и малым быстропействием фазирования.

Бель изобретения - повышение точнос20 ти и быстродействия фазирования.

Цель постигается тем, что в устройство тактовой синхронизации, содержащее последовательно соединенные блок управ.ления, первый управляемый пелитель и фазовый дискриминатор, выходы которого подключены к суммирующему н вычитаюшему входам первого реверсивного счетчика, а также запакяпий генератор, интегратор и последовательно соединенные первый триггер и первый элемент И, при этом вход запаюшего генератора подключен к второму входу первого управляемого целителя, введены последовательно соединенные второй управляемый делитель, первый элемент задержки, второй реверсивный счетчик, первый пешифратор и коммутатор, а также формирователь п реднего фронта импульса, делитель, второй элемент задержки, второй и третий дешифраторы и последовательно соединенные второй триггер и второй элемент И, к второМу входу которого, а также второму входу первого элелэнта И, вычитаюшему и суммирующему вхопам второго реверсивного счетчика подключены соответствующие выходы фазового дискриминатора, а выходы первого и второго эле3 90601

Ментов И подключены соответственно к суммирующему и вычитакецему входам блока управления, к тактовому bxoay которого подключен второй выход первого управляемого делителя, к управляюшим входам которого подключены выходы второго дешифратора, ко входам которого и входам третьего дешифратора подключены выходы интегратора, ко. входу которого подключен выход формирователя передне- 10 го фронта импульса, вход которого объединен с информационным входом фазового дискриминатора, а к сбросовому входу интегратора через второй элемент зацержки и к управляюшим входам второго 5 и третьего дешифраторов .непосрецственно подключен выход делителя, к счетному входу которого и счетному входу второго управляемого делителя подключен первый выход первого управляемого целителя, при этом выходы третьего дешифратора подключены ко входам установки начальных состояний второго управляемого делителя, выход которого подключен к управ-. ляющему входу первого дешифратора, а выходы первого реверсивного счетчика подключены к установочным входам первого и второго триггеров, к сбросовым ,входам когорых подключены Bblxoljbl коммутатора, к вторым входам которого подключеиы вторые выходы первого реверсивного счетчике.

На чертеже представлена структурная электрическая схема устройства.

Устройство такговой синхронизации содержит первый и второй элементы задержки 1 и 2, первый и второй управляемые делители 3 и 4, первый и второй реверсивные счетчики 5 и 6, первый, второй и третий дешифраторы 7 — 9, фазовый

0 дискриминатор 10, коммутатор 11, формирователь 12 переднего фронта имлульса, делитель 13, первый и второй триггеры

14 и 15, интегратор 16, первый и второй элементы И 17 и 18, задаюший генератор 19, блок 20 управления.

Устройство работает следуюшим образом.

Последовательность импульсов высокой частоты поступает с выхода задаюшего генератора 1 9 на вход первого управляемого делителя 3, на выходе которого формируется последовательность тактовых

) импульсов следуемых с частотой, близ»

55 кой к скорости дискретной модуляции (скорости телеграфирования) принимаемых сообшений, поступающих на информационные входы фазового дискриминатора 10 и

6 4 формирователя 12 переднего фронта импульса. Фазовый дискриминатор 10 осушествляет сравнение фазы принимаемых элемеитов сообщения с фазой тактовых импульс сов и при их несовпадении на одном из его выходов формируется корректирующий импульс (добавления или вычитания), поступающий на соответствуюшие входы (суммируюшие или вычитаюшие) реверсивных счетчиков 5 и 6. Первый реверсивный счетчик 5, осушествляя защиту от ложной подстройки частоты при случайных искажениях принимаемых элементов сообщения, производит усреднение входных величин. Ес и число импульсов, поступак на один из входов (например, суммируюший) первого реверсивного счетчика 5, превышает число импульсов, поступивших на его второй вход (вычитаюший), на величину, равную коэффициенту пересчета первого реверсивного счетчика 5, на одном из выходов его последних разрядов (в данном случае вы оде разряда добавления) формируется импульс, устанавливающий соответствуюший триггер (в данном случае первый триггер 14) в единичное состояние. Вследствие этого импульсы добавления проходят через первый элемент И 17 на суммирующий вход блока

20 управления без усреднения. Сброс первого триггера 14 в нулевое состояние для зашИты от случайных искажений принимаемых элементов сообшения производится через коммутатор 1 1 сигналом с выхода промежуточного разряда вычитания первого реверсивного счетчика 5, т. е. частично усредненным сигналом. Работа второго триггера 1 5 и второго элемента

И 1 8 полностью аналогична работе первого триггера 14 и первого элемента

И 17. При этом установка второго триг гера 1 5 в единичное состояние производится максимально усредненным импульсом с выхода последнего разряда вычитания первого реверсивного счетчика 5, а его перевод в нулевое состояние осушестгпяется через коммутато . 1 1 части но усредненным сигналом с выхода промежуточного разряда добавления первого реверсивного счетчика 5. Для повышения быстродействия и точности фазирова« ния в условиях сильных помех коэффициент частичного усреднения сбросовых сигналов сделан переменным, т. е. коммутатор 11 осушествляет коммутацию сбро совых входов первого и второго тригге ров 14 и 15 с выходами определенных разрядов добавления и вычитания первого реверсивного счетчика 5 в зависимости

90601 оТ того; на каком из выходов коммутатора 1 1 сформирован уровень напряжения логической единицы. Сигнал на определенном выходе первого дешифратора 7 формируе:cst в зависимости от кода числа, записанного во второй реверсивный счетчик 6, т. е. в зависимости от соотношения числа импульсов добавления и вычитания, поступивших с выхода фазового аискриминатора 10 за промежуток вре- !О мени между авумя импульсами на выходе второго управляемого аелителя 4.

Сброс второго реверсивного счетчика 6 осуществляется импульсом с выхода второго управляемого делителя 4, задержан- 15 ным первым элементом задержки 1 на время, приблизительно равное длительности импульса, емкость второго реверсивного счетчика 6 выбирается достаточной пля того, чтобы за время между аву- уп мя сбросовыми импульсами не происходило его переполнение.

Сигналы с выходов первого и второго элемента И 17 и 18 поступают на. суммирующий и вычнтаюший входы блока Q5

20 управления, вслеаствие чего изменяется количество импульсов высокой частоты, подвергаемых пелению в первом управляемом делителе 3. И таким образом осуществляется подстройка фазы и час- 3g тоты следования тактовых импульсов на выходе устройства.

lliar подстройки (дискретизации) частоты, т. е. величина смешения тактового импульса на выходе устройства от его основного положения, приходящаяся на один побавленный или исключенный импульс, попвергаемый делению в первом управляемом делителе 3, устанавливается в зависимости от того, на каком из вы- 4О ходов второго дешифратора 8 имеется уровень напряжения логической еаиницы.

Уровень напряжения логической единицы на определенном выходе второго аешифратора 8 устанавливается в зависимости от показаний интегратора 16, íà ехоп которого с выхода формирователя 12 переднего фронта импульса поступают импульсы, соответствуюшие моменту перехода группы принимаемых элементов сообщения из состояния логического нуля в состояние логической единицы. Ввод показаний интегратора 16 во второй и третий дешифраторы 8 и 9 произвоаится через промежуток времени, равный перио55 пу следования импульсов на выходе делителя 1 3 и опреаеляюший число элементов. принимаемого сообщения, анализ которого характеризует среднюю частоту чередова6 6 ния единичных и нулевых посылок в принимаемом сообщении, т, е. их статическую характеристику. Емкость интегратора

1 6 выбирается достаточной аля того, чтобы за время между двумя сбросовыми импульсами, поступаккцими с выхоаа делителя 13 через второй элемент задержки 2 не происходило его переполнение. Чем чаше чередуются единичные и нулевые элементы нли их группы s составе принимаемых сообщений, тем выше показания интегратора 16 и тем меньше шаг подстройки частоты первого управляемого делителя 3, устанавливаемый вторым аешифратором 8.

Аналогичным образом интегратор 16 управляет третьим дешифратором 9, коа сигнала на выходе которого поступает на группу установочных вхопов управляемого делителя 4, изменяя коэффициент его аеления, а следовательно и время, в продолжении которого вторым реверсивным счетчиком 6 определяются соотношения числа импульсов добавления и вычитания, формируемых фазовым пискриминатором 1 О.

Таким образом аанное устройство обеспечивает повышение точности и быс1 родействия фазирования за счет введения автоматического изменения шага дискретизации поастройки частоты, а также введением блокировки усреднения корректирующих импульсов добавления и автоматическим изменением коэффициента усреднения импульсов сброса блокировочныхтриггеров.

Формула изобретения

Устройство тактовой синхронизации, содержащее последовательно соединенные блок управления, первый управляемый делитель M фазовый дискриминатор, выходы которого подключены к суммирующему и вычитаюшему вхоаам первого реверсивного счетчика, а также задающий генератор, интегратор и последоватепьно соеаиненные первый триггер и первый элемент И, при этом выход задающего генератора подключен к второму входу первого управляемого делителя, о т л и ч аю ш е е с я тем, что, с целью повышения точности и быстродействия фазирования в него. ввепены последовательно соеаиненные второй управляемый целитель, первый элемент задержки, второй реверсивный счетчик, первый пешнфратор и коммутатор. а также формирователь переднего

7 9060 фронта импульса, делитель, второй элемент задержки, второй и третий дешифраторы и последовательно соединенные второй триггер и второй элемент И, к второму входу которого, а также второму входу первого элемента И, вычитающему и суммируюшему входам второго реверсивного счетчика подключены соотг ветствуюшие выходы фазового дискриминатора, а выходы первого и второго эле-1О ментов И подключены соответственно к суммируюшему и вычитающему входам блока управпения, к тактовому входу которого подключен второй выход первого управляемого делителя, к управляюшим 1s входам которого подключены выходы второго дешифратора, к входам. которого и входам третьего дешифратора подключены выходы интегратора, к входу которого подключен выход формирователя переднегощ фронта импульса, вход которого объединен с информационным входом фазового дискриминатора, а и сбросовому входу интегратора через второй элемент задержки и к управляюшим входам второго и третьего дешифраторов непосредственно подключен выход делителя, к счетному входу которого и счетному входу второго управляемого делителя подключен первый выход первого управпяемого делителя, при этом выходы третьего аешифратора подключены к входам установки начальных состояний второго управляемого делителя, выход которого подключен к управ ляюшему входу первого дешифратора, а выходы первого реверсивного счетчика подключены к установочным входам первого и второго триггеров, к сбросовым входам которых подключены выходы коммутатора, к вторым входам которого подключены вторые выходы первого реверсивного счетчика.

Источники информации, прйнятые во внимание при экспертизе

1 . Авторское свидетельство СССР № 250205, кл. Н 03 К 5/00, 1 968 (прототип) .