Устройство для определения законов распределения вероятностей

 

(72 } Авторы изобретения

А.П.Уриков и А.В,Маркелов (7l ) Заявитель

Морской гидрофизический институт АН У (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ЗАКОНОВ

РАСПРЕДЕЛЕНИЯ ВЕРОЯТНОСТЕЙ

Изобретение относится к вычислительной технике и предназначено для использования в специализированных . вычислительных машинах., Известно устройство для вычисления законов распределения вероятностей, содержащее пересчетную схе.му, ключи, линии задержки, схемы совпадения, триггер, переключатель установки уровня анализа (1).

Недостаток данного устройстваЯ сложность коммутации перечисленных узлов.

Наиболее близким техническим решением к предложенному является

13 цифровой вычислитель законов распределения вероятностей, содержа щий буферное запоминающее устройство, сЧетчик зон, дешифраторы,npo" межуточное устройство, сумматор, схему управления .нахождением функции плотности распределения вероятнос" тей и схему управления нахождением функции распределения вероятностей управляющий триггер, задающий генератор импульcos первключатель, логические схемы (21.

Однако наличие в схеме цифрового вычислителя двух запоминающих устройств, схем управления нахождением вышеуказанных функций существенно уве. личивает аппаратурный объем и усложняет устройство.

Цель изобретения - повышение быст. родействия и упрощение устройства.

Поставленная цель достигается тем что в устройство для определения законов распределения вероятностей, содержащее первый элемент И, блок памяти, состоящий из элементов И, буферного регистра и цепочки, последовательно соединенных счетчиков, выход последнего из которых соединен со сдвиговым входом буферного регистра и информационным входом первого счетчика цепочки, другие информационные входы счетчиков цепочки соединены с выходами соответствующих эле.

3 92276 ментов И блока памяти, приемный регистр, вход которого является первым информационным входом устройсвта, а выход через дешифратор соединен с информационными входами элементов И блока памяти, элемент ИЛИ, первый вход которого подключен к выходу счетчика зон и является первым выходом устройства, а второй вход элемента ИЛИ соединен с управ- 1в ляющими входами запоминающего регистра, с входом начальной установ- . ки счетчиков цепочки счетчиков блока памяти, счетчика зон, счетчика чисел, единичным входом управляющеГО. триггера 5 и является входом "Пуск" устройства, нулевой вход управляющего триггера соединен с управляющим входом буферного регистра блока памяти, с выхоом счетчика чисел, информационный вход которого соединен с управляющим входом второго элемента И, выход которого соединен с управляющими входами элементов И блока памяти, нулевой выход управляющего триггера соединен с первым входом третьего элемента И, второй вход которого подключен к генератору тактовых импульсов, а выход третьего элемента

И подключен к сдзиговому входу счетчиков цепочки счетчиков блока памяти и к информационному входу счетчика зон,- при этом информационный вход запоминающего регистра является вторым информационным входом устройства, 35 введены вероятностный двоичный элемент и накапливающий сумматор, выход которого является вторым выхо- " дом устройства, первый вход соединен с выходом буферкого регистра блока памяти и является третьим выходом устройства, выход запоминающего регистра соединен с первый входом вероятностного двоичного элемента, второй вход подключен к выходу пер

45 вого элемента И, первый вход которого соединен с единичным выходом устройства, выход вероятностно двоичного элемента соединен с информационным входом второго элемента If, На фиг. 1 приведена функциональ50 ная схема устройства; на фиг.2 - схема блока памяти.

Схема содержит управляющий триггер 1, элемент 2И, счетчик 3 чисел, вероятностный двоичный элемент

4, запоминающий регистр 5, элемент

6 И, блок 7 памяти, приемный регистр

8, дешифратор 9, элемент 10 И, гене5 4 ратор 11 тактовых импульсов, счетчик 12 зон,. элемент 13 ИЛИ, накапливающий сумматор I4, элемент 15И, цепочка 16 счетчиков, буферный регистр I7.

Устройство работает следующим образом.

Подачей сигнала "Пуск" в исходное

"0" состояние устанавливается управляющий триггер 1, счетчик 3 чисел, счетчик 12 зон, счетчики 16 блока 7 памяти, накапливающий сумматор 14, а на запоминающий регистр 5 заносится число 1!М, где х - заданное количество чисел входного ряда, Эта величина записанная в двоичном коде и сдвинутая на К .разрядов до первой значащей цифры в старшем разряде, является вероятностью накопления чисел входного ряда в блоке 7 памяти, при этом управляющий триггер дает потенциал разрешения на элемент И2. На и- -разрядный приемный регистр 8 заносится число входного ряда, сопровождающееся импульсом записи, который через открытый элемент И2 поступает на управляющий вход вероятностного двоичного элемента, одновременно с этим на счетчике 3 чисел фиксируется поступление пеРвого числа входного ряда.

Датчик равномерно распределенных случайных чисел, входящий в вероятностный двоичный элемент, выдает код, который на цифровой схеме сравнения сравнивается с числом 4/Х, записанном на запоминающем регистре 5. Если выработанный код i /к, то устройство будет ожидать поступления следующего числа входного ряда, Как только последнее число заданного входного ряда занесется в блок памяти, счетчик чисел выработает импульс, который на буферном регистре 17 блока памяти зафиксирует запятую на К разрядов вправо от старшего разряда, т.е. практически осуществляя деление на 2 и перебрасывает к управляющий триггер, в н1 . состояние.

Импульсы с генератора 11 тактовых импульсов через открытый элемент И 10 поступают на сдвиговые входы счетчиков 16 и вся информация из блока

5 92276 памяти параллельно через буферный регистр выдается для отображения функ" ции плотности распределения вероятностей f(х) и через накапливающий сумматор 14 для отображения функции распределения вероятностей F(х). Одновременно с этим тактовые импульсы поступают на счетчик 12 зон, который фиксирует число сдвигов в блоке памяти и при достижении их числа m tO обнуляет через элемент ИЛИ 13 накапливающий сумматор, выдает на регистратор импульс внешней синхрониза" ции, при этом счетчик зон обнуляется.

При поступлении нового сигнала "Пуск" 15 процесс вычисления вероятностных характеристик повторяется-..

Технико-экономический эффект изобретения заключатеся в том, что за счет исключения времени, необходимого 2в на проведение операций деления,уве личивается быстродействие, а за счет использования одного блока памяти уменьшается аппаратурный об.ьем,.

Формула изобретения

Устройство для определения законов распределения вероятностей, со- 3р держащее первый элемент И, блок па-. мяти, состоящий из элементов И, буферного регистра и цепочки, последовательно соединенйых счетчиков выход последнего из которых соединен со 35 сдвиговым входом буферного регистра и информационным входом первого счет.,чика цепочки, другие информационные входы счетчиков цепочки соединены с выходами соответствующих элементов в

И блока памяти, приемный регистр, вход которого является первым инар. мационным входом устройства, а выход через дешифратор соединен с инФормационными входами элементов И блока памяти, элемент ИЛИ, первый вход которого подключен к выходу счетчика зон и является первым выходом устройства„ а второй вход элемента ИЛИ соединен с управляющими входами запоминающего регистра, с входом начальной установки счетчи-

5 6 ков цепочки счетчиков блока памяти, счетчика зон, счетчика чисел, единичным входом управляющего триггера и является входом "Пуск" устройства, нулевой вход управляющего триггера соединен с управляющим входом буферного регистра блока памяти, с выходом счетчика чисел, информационный вход которого соединен с управляющим входом второго элемента И, выход которого соединен с управляющими. входами элементов И блока памяти, нулевой выход управляющего триггера соединен с первым входом третьего элемента И, второй вход которого подключен к генератору тактовых импульсов, а выход третьего элемента И подключенк сдвиговому входу счетчиков цепочки счетчиков блока памяти и к информационному входу счетчика зон, при этом информационный вход запоминающего регистра является вторым информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит вероятностный двоичный элемент и накапливающий сумматор, выход которого является вторым выходом устройства, первый вход соединен с выходом буферного регистра блока . памяти и является третьим выходом . устройства, выход запоминающего регистра соединен с первым входом вероятностного двоичного элемента, второй вход которого подключен к выходу первого элемента И, первый вход которого соединен с единичным выходом управляющего триггера, а, второй вход является третьим информационным входом устройства, выход вероятностного двоичного элемента соединен с информационным входом второго элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Н 185119, кл. G 06 F 15/36, 1964.

2. Авторское свидетельство СССР

И 369575, кл. G 06 F 15/36, 1971. (прототип).

Составитель Э. Сечина

Редактор Н.Пушненкова Техред И.Гайду Корректор H.Ëeè÷èê

Заказ 2583/65 Тираж 732 ПодПисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4