Ассоциативная запоминающая матрица

 

Союз Советских

Социалистических

Республик

О П И С А Н И Е „„g24y54

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к ввт. свид-ву (22) Заявлено 16. 09. 80 (21)2983650/18-24 с присоединением заявки № (23) Приоритет(51)М. Кл.

G 1! С 15/00.Гаеудерстеапай комитет (53) УДК 681.32У (088. 8 ) Опубликовано 3р 04 82 Бюллетень № )6

Дата опубликования описания 30.04. 82 по делан изобретений и открытий

Г. М. Попова и В: А. Лементуев (72) Авторы изобретения

1 „

Ордена Ленина институт проблем управленйя (71) Заявитель (5t)) АССОЦИАТИВНАЯ ЗАПОМИНАЮЩАЯ

МАТРИЦА

Изобретение относится к запоминающим устройствам и может быть использовано в ассоциативных процессорах для последовательно поразрядной обработки данных.

Известна ассоциативная матрица, содержащая ассоциативные ячейки, выполняющие операции ассоциативной записи, сравнения (опроса) и считывания (11. то

Недостатком этой асссоциативной

;матрицы является большое число внешних выводов.

Наиболее близким к предлагаемому является ассоциативная запоминающая

l5 матрица, содержащая ассоциативные ячейки и управляемые ключи, каждая ячейка состоит из элемента памятит элементов записи и сравнения выхо1 ды элемента записи подключены к входам элемента памяти, выходы которого подключены к первым двум входам элемента сравнения, выходы элементов сравнения ячеек каждой строки

2 подключены к шине сравнения данной строки, первые входы элементов записи ячеек каждой строки подключены к шине адреса данной строки, вторые и третьи входы элементов записи и вторые два,входа элементов сравнения ячеек каждого столбца соединены попарно и подключены .к соответствующим информационным шинам данного столбца, вход и выход управляемого ключа каждой строки подключены соответственно к шине сравнения и адресной шине той же строки, управляющие входы всех управляемых ключей объединены и подключены к шине разрешения опроса l2) .

Недостатками этой ассоциативной матрицы являются ее сложность вследствие большого числа внешних выво; дов, низкая степень интеграции и низкая технологичность ее изготовления в виде интегральной схемы.

Цель изобретения - упрощение ассоциативной запоминающей матрицы, и, 92475 следовательно, повышение степени интеграции и технологичности ее изготовления.

Поставленная цель достигается тем, что ассоциативная запоминающая матрица, содержащая запоминающие . ячейки и ключи, причем .адресные входы и выходы запоминающих ячеек каждой строки матрицы подключены соответственно к выходу и к входу соот- !О ветствующего ключа, информационные входы запоминающих ячеек каждого столбца матрицы соединены соответственно с первой и второй информационными шинами, управляющие входы !5 ключей объединены и являются входом разрешения опроса матрицы, она со" держит регистры сдвига, элементы

НЕ и элементы И, причем первые входы одних из элементов И соединены с входами соответствующих элементов

НЕ и являются информационными входами матрицы, первые входы других элементов И подключены соответственно к выходам элементов НЕ, выходы одних из элементов И соединены соответственно с первыми, а выходы других элементов И - с вторыми информационными шинами соответствующих столбцов матрицы, вторые входы элементов И подключены к соответствующим выходам регистров сдвига, первый инверсный информационный вход и последний выход каждого регистра сдвига, кроме последнего, соединены соответственно с первым выходом и с первым прямым информационным входом последующего регистра сдвига, вторые прямые и инверсные информационные входы и тактирующие входы регистров сдвига являются входами матрицы.

На фиг. 1 представлена функциональная схема предлагаемой матрицы; на фиг. 2 - функциональная схема запоминающей ячейки.

Ассоциативная запоминающая матрица содержит (фиг. 1) запоминающие ячейки 1 с адресными 2 и информационными 3 входами, ключи 4 с управляющими входами 5, шины 6 сравнения,, 5в адресные шины 7, первые 8 и вторые

9 ийформационные шины, элементы

ЙЕ 10, одни ll и другие 12 элементы И, регистры 13 сдвига реверсив. ного типа с числом разрядов и и с 55 выходами 14 и 15 и 16, первыми 17 и вторыми !8 прямыми информационными входами, первыми 19 и вторыми 20 ин4 ф версными информационными входами, тактирующими входами 21 (прямого сдвига) и 22 (обратного сдвига ).

На фиг. 1 обозначены вход 23 разрешения опроса, адресные входы и выходы

24 и информационные входы 25 матрицы.

На фиг. 1 обозначен также модуль

26, в который конструктивно объединяются регистр сдвига-, подключенный к его выходам через элементы и запоминающие ячейки и соответствующие элементы НЕ. Запоминающая ячейка (фиг. 2 ) содержит запоминающий элемент 27, например, триггер,.схему

28 сравнения и элемент записи 29.

Предлагаемая матрица работает следующим образом.

При выполнении опроса на вход 23 подается сигнал логической "1" и открываются ключи 2. На входы 25 подается сигнал логической "1" при опросе по единице или сигнал логического "0" при опросе по нулю. Выбор одного разряда-столбца матрицы в каждом модуле 26 и маскирование остальных разрядов-столбцов производится с помощью регистра 13, все разряды которого с помощью сигнала сброса предварительно устанавливаются в нулевое состояние, которому соответствуют нулевые сигналы на выходах 14-16. При опросе, начиная с первого (старшего j разряда регистра 13 на входы 18 и на входы 21 (прямого сдвига) регистра 13 подаются единичные сигналы, которые обеспечивают запись "1" в первый разряд регистра 13. На выходе 14 первого разряда регистра 13 при этом появляется "1", а на остальных выходах 15 и 16 сохраняются нулевые сигналы.

Если на вход 20 или вход 18 регистра 13 не подан единичный сигнал, состояния выходов 14-16 всех его разрядов не изменяются, даже при наличии тактирующего сигнала сдвига на входах . 21 и 22. На шинах 8 и 9 первбго столбца матрицы при опросе по "1" возникают сигналы соответ-. ственно "Г и "0", а при опросе по

"0" - сигналы "0 " и "1" . На шинах 8 и 9 всех остальных маскируемых столбцов при этом присутствуют сигналы "0" и "0", так как на вторых входах элементов И 11 и 12 этих столбцов нулевые сигналы.

Сигналы с шин 8 и 9 выбранного столбца поступают на входы схем

5 92475

28 сравнения ячеек 1 данного столбца.

На другие два входа схем 28 сравнения при этом подань(взаимно дополняющие сигналы с выходов запоминающих элементов 27 тех же ячеек 1. В результате схемы 28 сравнения, реализующие, например, функцию равнозначности (или неравнозначности,s зависимости от кодировки сигналов элемента 27 ), вырабатывают на шине

6 сравнения сигнал совпадения (или несовпадения) кода опроса, поданного на вход 25, с информацией, хранимой в запоминающем элементе 27 ячейки 1 данной строки . Эти сигналы через открытые ключи 4 передаются на адресные шины 7 и воспринимаются индикаторами совпадения (не показани), подключенными к этим шинам через выходы 24. Ячейки 1 невыбранных столбцов не принимают участия в .опросе и не влияют на результат сравнения, так как на информационных шинах 8 и 9 этих столбцов оба сигнала равны нулю.

i5

При подаче на тактирующие входы

21 следующего единичного сигнала, записанная в первом разряде регистра 13 "единица" сдвигается вправо на один разряд и на выходе 15 второго разряда регистра 13 появляется единичный сигнал, который обеспечйва-. . ет проведение операции опроса в ячейках второго столбца и т.д.

При опросе всех разрядов-столбцов матрицы, кроме . первого, входы

18,и 20 регистра 13 поддерживаются при нулевых сигналах. Поэтому при каждом такте на выходе 14, 15 или

16 только одного разряда регистра

13 каждого модуля 26 могут быть единичные сигналы, и, соответственно, только один столбец матрицы в каждом модуле 26 участвует в опера. ции опроса. росе. На входы 18 подается при этом код записываемой информации. Вход 23 разрешения опроса находится. в состоянии логического нуля, а на адресные входы 24 выбранных строк подаются единичные сигналы. Сигналы со входов 24 и шин 8 и 9 выбранного столбца поступают на входы элементов

29 записи соответствующих ячеек 1.

Результат конъюнкции этих сигналов в виде взаимно дополняющих сигналов подается на вход запоминающего элемента 28 и запоминается в нем.

В запоминающие ячейки 1 невыбранных строк запись не производится.

Операция считывания производится параллельно по строкам и последо вательно rio столбцам и модулям 26,на" чиная со старшего разряда первого модуля 26. Последовательность сигналов при считывании такая же, как при onросе по "1". Сигналы результата считывания снимаются с выходов 24 при единичном сигнале на входе 23.

Выполнение арифметических, логических и поисковых операций в ассоциативной матрице осуществляется путем последовательного использования по( разрядных операций опрос-запись. При этом запись осуществляется только в те строки,.в которых при опросе ре- зультат сравнения всех выбранных разрядов соответствует выбранному критерию, например совпадению.

Если разрядность .обрабатываемых слов превышает число и разрядов регистра 13, соседние модули 26 объединяются в группу с числом разрядов, кратным n ... .Последовательный выбор столбцов в группе модулей 26 производится так же,. как при операции опроса в отдельном модуле 26. При этом сигналы логической "1" для записи "1" в разряды регистров 13 подаются на вторые информационные входы l8 и 20 регистров 13 только крайних модулей 26 группы.Для последовательной передачи "1" из регистра

13 одного модуля 26 группы в регистр

13 другого соседнего модуля 26 той же группы служат входы 17 и 19 регистров

13. При этом тактирующим сигналом входов 17 и 19 является сигнал, представляющий собой конъюнкцию одноименных тактирующих сигналов сдвига соседних модулей 26 группы. Сдвиг записан45

Выполнение операции опроса, начиная с младшего разряда, осуществляется аналогично путем подачи на-вход.

20 регистра 13 единичного сигнала и тактирующего сигнала обратного сдви50

ra на вход 22.

Операция опроса выполняется последовательно по столбцам одновременно во всех модулях 26, причем в разных модулях направление сдвига мо55 жет быть различным.

Операция записи в каждом модуле

26 производится также последователь

4 6 но по столбцам, причем выбор столбца производится также, как при оп»

924754 ной "1" в регистрах 13 группы модулей 2б одновременно может быть только в одном направлении - от старшего разряда к младшему или наоборот.

Технико-экономическое преимущество предлагаемой ассоциативной запоми" нающей матрицы заключается в меньшем, по сравнению с известным, количестве.внешних выводов,приходящихся на разряд матрицы, за счет чего достигается ее упрощение и повышается степень интеграции и технологичность изготовления.

Формула изобретения

Ассоциативная запоминающая матри ца, содержащая запоминающие ячейки и ключи, причем адресные входы и выходы запоминающих ячеек каждой строки матрицы подключены соответственно к выходу и к входу соответствующего ключа, информационные вхо" ды запоминающих ячеек каждого столбца матрицы соединены соответственно с первой и второй информационными шинами, управляющие входы ключей обьединены и являются входом разрешения опроса матриць1, о т л и ч а ющ а я с я тем, что, с целью упро1 щения матрицы, она содержит регистры сдвига, элементы HE и элементы И, причем первые входы одних из элементов И соединены с входами соответствующих элементов HE и являются информационными входами матрицы, первые входы других элементов И подключены соответственно к выходам элементов HE выходы одних из элементов И соедине1О ны соответственно с первыми, а выходы других элементов И - с вторыми информационными шинами соответствующих столбцов матрицы, вторые входы элементов И подключены к соответству>5 ющим выходам регистров сдвига, первый инверсный информационный вход и последний выход каждого регистра сдвига, кроме последнего, соединены соответственно с первым выходом и с

gp первым поямым информационным входом последующего регистра сдвига, вто" рые прямые и инверсные информационные входы и тактирующие входы регистров сдвига являются входами матри25 цы.

Источники информации. принятые во внимание при экспертизе

1. Авторское свидетельство CCCP зо N 615543, кл. G 11 С 15/00, 1978i

2. Каталог фирмы Ti.The Integtated Сircuit Саta1og, 1970 Гпрототип ).

924754

Составитель В. Гордонова

Редактор Ю. Середа Техред М.Гергель Корректор Н. Швыдкая.2

Заказ 2826/69 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)f3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент". г. Ужгород, ул. Проектная, 4