Устройство аналого-цифрового преобразования для измерения параметров моноимпульсных сигналов

 

Союз Советски и

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<п>924849 (Sl ) Дополнительное к авт. свид-ву (22)Заявлено 10.10.80 (21) 2991295/18 21 (5l)M. 3(л.

Н 03 К 13/02 с присоединением заявки РЙ

Гоеударстееииый кеиитет

СССР (23) Приоритет(53) УДК 681.32 (088. 8 ) Опубликовано 30 04. 82 Бюллетень М 16

Дата опубликования описания 30.04. 82 ва делан иэебретеиий и аткрытий (72) Авторы изобретения

А. H Скурский, С. П. Толпенко, Я. Л. и В. Н. Еремин

Краснодарское отделение Всесоюзного орд

Красного Знамени научно-исследовательск источников тока (7l ) Заявитель (S4) УСТРОЙСТВО АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ

ДЛЯ ИЗМЕРЕНИЯ ПАРАМЕТРОВ МОНОИМПУЛЬСНЫХ СИГНАЛОВ

Изобретение относится к измерительной технике.

Известен быстродействующий аналого-цифровой преобразователь с параллельными каскадами, содержащий пер.— вый N-разрядный АЦП, вход которого соединен с входной клеммой, а выход подключен ко входу N-разрядного цифроаналогового преобразователя (ЦАП), причем выход ЦАП соединен с первым

1а входом сумматора, второй вход которого подключен к источнику опорных напряжений второго АЦП, вход которого подключен к входной клемме, причем выход первого АЦП представ| ляет старшие, а выход второго — младшие разряды 2N-разрядного выходного кода устройства .1.11 и Гг) Недостатками данного устройства являются малый динамический диапазон .по времени и отсутствие воэможности измерения двуполярных сигналов.

Цель изобретения - . расширение динамического диапазона устройства по времени и расширение Функциональных возможностей.

Поставленная цель достигается тем, что в известное устройство аналого-цифрового преобразования для измерения параметров моноимпульсных сигналов, содержащей первый делитель напряжения, первый вывод которого соединен с положительной клеммой пер"

soro источника опорного напряжения, второй вывод с отрицательной клем— мой первого источника опорного напряжения, а средние точки — с первыми входами компараторов первого набора компараторов, вторые входы которых соединены с входной шиной и входом элемента задержки исследуемого сигнала, третьи входы с выходом генератора тактовых импульсов, входом элемента задержки тактовых импульсов и первым входом счетчика времени, а выходы - с входами шиф924849

3 ратора старших разрядов и цифроаналогового преобразователя, выход которого соединен с первым выводом второго делителя напряжения и отрицательной клеммой второго источ5 ника опорного напряжения, положительная клемма которого соединена

,:со вторым выводом второго делителя напряжения, средние точки которого соединены с первыми входами компараторов второго набора компараторов, вторые входы которых соединены с выходом элемента задержки исследуемого сигнала, третьи входы с выходом элемента задержки тактовых импу" льсов, а выходы - с входами ши<Ьрато" фа младших разрядов, выходы шифратора старших разрядов соединены с входами N-канального эле-, мента задержки кода старших разря20 дов, второй вход счетчика времени соединен с первым входом счетчика адреса и первым выходом блока управления, а выход счетчика времени с первыми входами оперативного запо-. минающего устройства, второй выход которого соединен со вторым выходом блока управления, а третьи входы с счетчиком адреса, дополнительно введены коммутатор повторитель напЭ зо ряжения. дополнительный резистор, 2Й-канальны9 элемент задержки, 2N элементов, ИСКЛЮЧАЮЩЕЕ ИЛИ, 2Nвходовый элемент ИЛИ, элемент задержки сигнала изменения адреса, Зr выход которого соединен с вторым входом счетчика адреса, а входс -,етвертым входом оперативного за" поминающего устройства и с выходом

2N-входового элемента ИЛИ, входы

40 которого соединены с выходами 2N элементов ИСКЛ!ОЧАЮЩЕЕ ИЛИ, первые входы Й которых соединены с выхода ми шифратора младших разрядов и первыми входами 2N-канального элемента задержки, а первые выходы И остальных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами 2N-ка нального элемента задержки и выходами М-канального элемента задержки и выходами канального элемента задер- о жки кода старших разрядов, а вторые входы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми выходами 2N-канального элемента задержки, вторые выходы которого соединены с пятыми входами оперативного запоминающего устройства, при этом вход коммутатора соединен с общей шиной, а выход с первым и вторым выводами и средними точками первого делителя напряжений, входом повторителя напряжения, выход которого соединен с первым выводом дополнительного резистора, второй вывод которого соединен с первым выводом второго делителя напряжения.

На чертеже представлено устройство.

Устройство содержит коммутатор

1, входную шину 2, первый делитель

3 напряжения, первый источник 4 опорного напряжения, первый набор компараторов 5, повторитель 6 напряжения, шифратор 7 старших разрядов, цифроаналоговый преобразователь 8, элемент

9 задержки исследуемого сигнала, дополнительный резистор 10, второй делитель 11 напряжения, второй источник

12 опорного напряжения, блок 13 управления, второй набор компараторов 14, элемент 15 задержки тактовых импульсов, генератор 16 тактовых импульсов, шифратор tj младших разрядов, N-канальный элемент 18 задержки кода старших разрядов, 2 й- канальный элемент 19 задержки с отводами, счет" чик 20 времени„ 2 И элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 21, 2 N-входовой элемент ИЛИ 22, элемент 23 задержки сигнала с изменением адреса, счетчик 24 адреса и оперативное запоминающее устройство 25.

Устройство работает следующим образом.

Блок 13 управления устанавливает счетчик 20 времени и счетчик 23 адреса в исходное состояние. Коммутатор

1 устанавливается в положение, обеспечивающее смещение пороговых. уровней, вырабатываемых первым источником 4 опорного напряжения и первым делителем 3 напряжения в положительную или отрицательную область в соответствии с ожидаемым распределением полярности исследуемого сигнала. Верхний из полученных уровней напряжения поступает на вход повторителя б напряжения и устанавливает соответствующее смещение пороговых уровней, вырабатываемых вторым источником 12 опорных напряжений и вторым усилителем 11 напря-;. жения.

Моноимпульс с выходной шины 2 поступает на вторые входы первого набора компараторов 5, на третьи входы которых подается последовательность

9 б вых импульсов. В случае, когда текущий код отличен от предыдущего, на выходе 2 N-sxopoaoro элемента ИЛИ 22 формируется импульс, который поступает на управляющий вход оперативного запоминающего устройства 25, обеспе чивая запись 2N-разрядного кода мгновенного значения исследуемого моноимпульса и кода времени, соответствующего положению данного значения на оси времени. Этим же импульсом задержанным на время записи информации элементом 23 задержки сигнала изменения адреса, счетчик 24 адреса переводится в следующее состояние.

При наличии горизонтальных участков на исследуемом сигнале цифровой код остается соответствующее число тактов без изменения и запись информации не производится. Введение 2Nканального элемента задержки с отводами, N элементов ИСКЛОЧА1ОЩЕЕ ИЛИ, N-входового элемента ИЛИ и элемента задержки сигнала изменения адреса расширяет динамический диапазон устройства по времени с сохранением высокой разрешающей способности, что обеспечивает возможность измерения параметров всплесков (помех ), произвольно расположенных на моноимпульсах большой длительности.

Использование коммутатора и повторителя напряжения дает возможность без применения сложных согласующих устройств дискретно перестраивать динамический диапазон устройства в область положительных или отрицательных напряжений в соответствии с ожидаемым распределением полярностей исследуемого моноимпульса. где и% „„„- время задержки распрост Ъ АМЧ ранения информации в компараторах первого набора компараторов 5 и цифроаналоговом преобразователе 8 соответствен-. но, что обеспечивает сравнение с пороговыми уровнями на первых входах второго набора компараторов 14 того же самого мгновенного значения нап" ряжения исследуемого моноимпульса, которое сравнивалось с пороговыми уровнями компараторов первого набора компараторов 5. ШиФратор 7 старших разрядов и шифратор 17 младших разрядов обеспечивают Формирование 2 N-разрядного цифрового кода, соответствующего мгновенному значению исследуемого моноимпульса, при этом одновременность появления разрядов кода обеспечивается й-канальным элементом 18 задержки

50 кода старших разрядов. В результате на вторые информационные входы оперативного запоминающего устройства 25 через 2 N -канальный элемент 19 задержки с отводами поступает последо5S вательность кодов, соответствующих мгновенным значениям моноимпульса в моменты поступления на третьи входы первго набора компараторов 5: тактоФормула изобретения

Устройство аналого-цифрового пре" образования для измерения параметров моноимпульсных сигналов, содержащее первый делитель напряжения, первый .вь вод которого соединен с положительной клеммой первого источ ника опорного напряжения, второй вывод с отрицательной .клеммой перво" го источника опорного напряжения, а средние точки — с первыми входами ком" параторов первого набора компараторов, вторые входы которых соединены с входной шиной и входом элемента задержки исследуемого сигнала, третьи входы с выходом генератора тактовых импульсов, входом элемента

5 92484 тактовых импульсов от генератора 16.

В моменты поступления на, третьих входах первого набора 5 компараторов тактовых импульсов происходит сравнение ягновенного значения напряже- 5 ния моноимпульса с пороговыми уровнями, поступающими на первые входы компараторов первого набора компараторов 5. При этом в соответствии с числом сработавших компараторов первого набора компараторов 5 шифратор7 формирует старшие N разрядов цифрового кода, пропорционального мгновенному значению напряжения исследуемого сигнала, одновременно цифроаналоговый преобразователь 8 изменяет ток через нагрузсчный резистор, тем самым смещает шкалу опорных напряжений младших разрядов на величину, эквивалентную полученным старшим 20 разрядам цифрового кода.

На вторые и третьи входы компараторов второго набора компараторов

14 через элемент 9 задержки исследуемого сигнала и элемент 15 задержки тактовых импульсов поступают соответственно моноимпульс и тактовые импульсы. Время задержки обоих сигналов равно з Ъ Ъд 3 цс п 30 элемент задержки сигнала изменения адреса, выход которого соединен с вторым входом счетчика адреса, а входс четвертым входом оперативного запоминающего устройства и с выходом

2N-входового элемента ИЛИ, входы которого соединены с выходами 2N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первые входы которых соединены с выходами шифратора младших разрядов и первыми входами

2N-канального элемента задержки, а первые входы остальных элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами 2Й -канального элемента задерж 5 ки и выходами N-канального элемента задержки кода старших разрядов, а вторые входы всех элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми выходами 2N-.êàíàëüíîãî элемента за20 держки, вторые выходы которого соединены с пятыми входами оперативного запоминающего устройства, при этом вход коммутатора соединен с общей шиной, а выход - с первым и вторым

25 выводами и средними точками первого делителя напряжения, входом повторителя напряжения, выход которого соединен с первым выводом дополнительного резистора, второй вывод котороЗО го соединен с первым выводом второго делителя напряжения.

Источники информации, принятые во внимание при экспертизе

1. Ольховский Ю, Б, и др. Сжатие

il данных при телеизмерениях. М., Советское .радио", 1971, с. 246.

2. Патент США М 3846786, кл. Н 03 К 13/02, 1974 (прототип ).

924849 задержки тактовых импульсов и пер" вым входом счетчика времени,а выходы с входами шифратора старших разрядов и цифроаналогового преобразователя, выход которого соединен с первым вы" водом второго делителя напряжения и отрицательной клеммой второго источника опорного напряжения, положительная клемма которого соединена с вторым выводом второго делителя1 напряжения, средние точки которого соединены с первыми входами компараторов второго набора компараторов,. вторые входы которых;соедине1 ны с выходом элемента задержки исСледуемого сигнала, третьи входы с выходом элемента задержки тактовых импульсов, а выходы - с входами шифратора младших разрядов, выходы шифратора старших разрядов соединены с входами Й-канального элемента задержки кода старших разрядов, второй вход счетчика времени соединен с первым входом счетчика адреса и первым выходом блока управления, выход счетчика времени соединен с первыми входами оперативного запоминающего устройства, второй вход которого соединен с вторым выходом блока управления, а третьи входы - с выходом счетчика адреса, о т л и ч а ю щ е е с я тем„ «ror с целью расширения динами ческого диапазона и функциональных, возможностей, введены коммутатор, повторитель напряжения, дополнительный резистор, 2N-канальный "эле-! мент задержки, 2 Н элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, 2N-входовый элемент ИЛИ,