Цифровой функциональный преобразователь

 

Союз Советскнк

Социалнстнчесних

Республик т

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. сеид-ву М 744590 (5 3 ) М. К я. (22) Заявлено 14.03.80 (21) 2911449/18-24

G 06 F 15/31 с присоединением заявки М—

Государственный комитет (28) Приоритет

СССР

ll0 делам изобретений и открытий

Опубликовано 07.05.82. Бюллетень М 17

Дата опубликования описания 0705.82 (53) УДК 681.3 (088.8) (72) Автор . изобретения

А. Л. Рейхепберг

1

l с J

1 (7l ) Заявитель (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОВРАЗОВАТЕЛЬ

Изобретение относится к цифровой вычислительной технике, может найти применение для аппаратной реализации вычислений функций.

11о основному авт. св. Р 744590 известен цифровой функциональный преобразователь, . содержащий четыре сумматора-вычитателя, два

: регистра, блок анализа и блок управления.

Выход блока анализа соединен с первыми управляющими входами сумматоров-вычитателей и входом блока управления, первый выход. блока управления соединен с управляющиьпт входами первого и второго регистров, второй выход — с вторыми управляющими входами сумматоров-вычитателей, выход первого регистра соединен с первыми входами первого и второго сумматоров-вычнтателей, выход второго регистра соединен с первъ1ми входами третьего и четвертого сумматоров-вьтчитателей, выходы первого и третьего сумматороввычитателей соединены с первым и вторым входами блока анализа, первый вход преобразователя соединен с входом первого регистра и вторыми входами первого и второго

2 сумматоров-вычитателей, второй вход преобразователя соединен с входом второго регистра и вторыми входами третьего и четвертого сумматоров-вычитателей, выходы сумматороввычитателей являются выходами преобразователя (13.

Этот преобразователь предназначен для вычисления фуйкций 2хц (х+ц)

Недостатком устройства является ограниченный класс вычисляемых функций.

Цель изобретения — расширение класса решаемых задач эа счет дополнительного вычисления функций вида

Поставленная цель достигается тем, что в преобразователь введены пятый, шестой в седьмой сумматоры-вычитателн, входы управления режимом которых соединены с первым выходом блока анализа, третий выход кото3 92666 рого соединен с третьим входом блока управления, третий выход которого . соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока управления, первые информационные входы сумматоров-вычитателей соединены с выходом первого регистра, второй вход преобразователя соединен с вторым ин формационным входом пятого сумматора-вычитателя, выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей, блок анализа содержит схему сравнения, два триггера, шесть элементов И и элемент задержки, причем первый и второй входы блока анализа соединены с входами схемы сравнения, выходы которой соединены с первыми входами соответственно первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, вхоо

„цом элемента задержки и первым входом четвертого элемента И, второй и третий входы которого соединены .с выходами первого и второго триггеров, выход элемента задержки. соединен с первыми входами пятого и шестого элемента И, вторые входы которых соединены соответственно с прямым и инверсным выходами первого триггера, входы которого соединены соответственно .с выхо. дами. первого и второго элементов И, выход м третьего элемента И является вторым выходом блока анализа, первым выходом которого является прямой выход первого триггера, выход четвертого элемента И является третьим выходом блока анализа, входы второго триггера соединены с выходами пятого и шестого элементов И.

Кроме того, блок управления содержит генератор импульсов, два триггера, счетчик, дешифратор, пять элементов И, три элемента ИЛИ и два элемента задержки, причем ло первый вход блока управления соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки, с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого триггера, прямой и инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые входы кото; рых соединены с выходом генератора импульсов, входы пуска и останова которого соединены с выходом первого элемента задержки и вторым входом блока управления соответственно, второй вход первого триггера соединен с выходом дешифратора, третьим выходом блока управления и первыми входами третьего и четвертого элементов И, вторые входы которых соединены с третьим входом блока управления, первый выход ко6 4. торого является выходом третьего элемента

ИЛИ, первый вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом второго триггера, входы которого соединены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, вторым выходом блока управления и входом счетчика, выход которого соединен с входом дешифратора, выход второго элемента И соединен со вторым входом пятого элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, выход первого триггера является четвертым выходом блока управления.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — блок-схема блока анализа; на фиг. 3 — блок-схема блока управления.

Устройство содержит сумматоры-вычитатели

1 — 7, регистры 8 и 9, блок 10 анализа и блок

11 управления, входы 12-14.

Блок 10 анализа содержит схему 15 сравнения, триггеры 16 и 17, элементы И 18 — 23, элемент 24 задержки, входы 25 — 27 и выходы 28 — 30.

Блок 11 управления содержит генератор 31 импульсов, триггеры 32 и 33, счетчик 34, дешифратор 35, элементы И 36 — 40, элементы

И 41 — 43, элементы 44 и 45 задержки.

Блок 10 анализа работает следующим образом.

Первоначально триггеры 16 — 17 устанавливаются в нулевое состояние. Это может осуществляться либо подачей стартового импульса с входной шины 14, либо автоматически с использованием цепи самоустановления при включении питания. На первый и второй входы 25 и 26 схемы 15 сравнения подаются коды Х .. и 9j, . В зависимости от их соотношения на одном из выходов схемы 15 сравнения появляется сигнал. В момент появления тактового импульса конца итерации с входа 27 он проходит через один из элементов И 18 — 20, на другом входе которого присутствует сигнал с схемы 15 сравнения. При

Х вЂ” 9j импульс с выхода элемента И 18 устанавливает триггер 16 в единичное состояние и (ц =+1. При К >Uj импульс с выхода элемента И 19 устанавливает триггер 16 в нулевое состояние и gj. = -1. При Xj = Ч с выхода элемента И 20 на втором выходе 29 блока 10 анализа появляется сигнал, останавливающий работу блока 11 управления, с третьего выхода 30 выдается сигнал сц =ф . который формируется в элементе И 23, который открывается только при одинаковых со"о=1 ) Х1+1 = Х + 3j Х ?

2. ку

Хп X+9

Ц вЂ” т—

2хц

x 9

Йг 3; 9j+i =9j-gj 9 ?."

1=1. =Щ,2..., n

2х

E- и-»вЂ” х+у . ь — вес ите5 92666 стояниях триггеров 16 — 17, Триггер 17 через элементы И 21 — 22 после задержки на время периода тактовых импульсов повторяет состояние триггера 16. При подаче следующего тактового импульса конца итерации производит- ся сравнение из состояний в элементе И 23 и т. д.

Блок 11 управления работает следующим образом.

С приходом стартового импульса па вход IÎ

48 (вход 14) триггер 32 устанавливается в единичное состояние и элемент И 36 открывается. Через время задержки в элементе 44 задержки (время задержки больше периода тактовых импульсов) генератор 31 тактовых импульсов включается и на второй выход

50 поступает последовательность тактовых импульсов для суммирования в сумматорахвычитателях 1 — 7, причем число этих импульсов подсчитывается в счетчике 34. При их равенстве определенному числу, например, n + m для последовательного принципа работы, дешифратор 35 выдает тактовый импульс конца итерации, который сбрасывает триггер 32. В этом случае элемент И 36 закрыва- эч ется, а элемент И 37 открывается и через а, него проходит тактовый импульс, который через элемент 45 задержки снова устанавливает триггер 32 в единичное состояние, при котором элемент И 37 закрывается, а элемент

И 36 открывается и процесс повторяется.

При наличии сигнала сЦ = Я (т.е. когда цифра ф в следующей итерации не меняется, в том числе и в первой итерации) элемент И 40 закрыт (один из его входов является инверсным), а элемент И 39 открыт.

Кроме ro, первоначально триггер 33 установлен в нулевое состояние стартовым импульсом через элемент ИЛИ 43. При этом элемент

И 38 закрыт и тактовый импульс сдвига с выхода элемента И 37 на первый выход 49 не проходит. В этом случае на первом выхо. де присутствует только последовательность тактовых импульсов для продвижения информации с регистров 8 — 9 в сумматоры вьянтайели 1 — 7. При исчезновении сигнала qj=) элемент И 40 открывается, триггер 33 устанавливается в единичное состояние, элемент И

38 открывается и через него проходит на выход 49 тактовый импульс сдвига. При появлении сигнала гь =q +< триггер 33 сбрасывается по цепи из элемента И 39 и элемента

ИЛИ 43. В этом случае элемент И 38 закрывается и тактовый импульс сдвига на выход 49 не поступает, S5

При поступлении сигнала х - = У на вход

47 генератор 31 тактовых импульсов йрекращает работу до следующего стартового импульса.

6 6

Вычисление указанных функций в данном

ЦФП основано на одновременном решении системы рекуррентных разностных уравнений в итерационном процессе

41 =оп(ж-xj) " х4 (О ц -Х ( о $ j+4 -Š— ф X ?

Во=О; gj+< = Vj-$)k2. +Ф Ч 2

L ца

М Х Ц

So=0 Я+1=Sj++g)X 2. " ф Ч Г. ца х2

Sn

ХФЕ где — номер итерации, рации.

Ъ.Рекуррентные соотношения предложенного алгоритма обладают групповыми свойствами и вычисляются одновременно в одном цикле (Х в сумматоре-вычитателе 1, Ц в сумматоре вычитателе 3, - в сумматоревычитателе 2, О в сумматоре-вычитателе 4, g) в сумматоре-вычитателе 5, в сумматоре-вычитателе 6, Sj в сумматоре-вычнтателв 7), причем каждое из соотношений Мо нет вычисляться либо параллельно за одни такт, ннбо последовательно за и + m тактов (где n — число разрядов операнда; т=1 4g n (— число дополнительных защита ных разрядов для компенсации усечения чисел при сдвиге) . Логическое уравнение

gj-ХфО решается в блоке 10 анализа. Величина

ХЕ1 и ЦЬ получаютсяmomeTcmemoвр рах 8 и 9. Каждый цикл вычисления состоит из числа итераций, равного или меньше и.

Вычисления в данном преобразователе осуществляются следующим образом.

Перед началом работы сумматоры- вычитатели 1-7 и регистры 8 — 9 устанавливаются в

9266

7 нулевое состояние. Затем в регистр 8 и в сумматоры-вычитатели 1 — 2 заносится аргумент 4, а в регистр 9 и в сумматорывычитатели 3 — 5 заносится аргумент 9

ПО стартовому сигналу с ВхОДЯОЙ шины 5

14 запускается генератор тактовых импульсов в блоке. 11 управления, с нераого выхода которого на регистры 8 — 9 выдается импульс сдвига, причем в первой итерации этот импульс не подается. Затем на регистры 8 — 9 t0 и сумматоры-вычитатели подаются тактовые импульсы, которые продвигают содержание регистров 8-9 (и восстанавливают их содержание) на соответствующие сумматоры-вычитатели, где производится сложение или вычи- 1з тание предыдущих значений с содержаниями соответствующих регистров 8 — 9, Сложение (в сумматорах-вычитателях 1,.4, 7) или вычитание (в сумматорах вычитателях 2, 3, 5, 6) выполняется в зависимости от значения one- щ ратора @, определяемого на предыдущей итерации (для первой итерации с10=+ < ). При с -ф г в сумматорах-вычитателях 1,4,7 вы-. полняется сложение, а В сумматорах вычнтателях 2, 3, 5, 6 вьшолняется вычитание. При

С » - -1 режим работы сумматоров-вычитателей 1-7 меняется на обратный. Разрешение на очередной сдвиг на один разряд вправо от двоичной запятой (т.е. появление импульса сдвига на выходе блока 11 управления) вы- щ дает блок 10 анализа, в котором кроме значения цифры п, определяется и момент ее изменения. Если очередная цифра п равна предыдущей фг, т,е. не изменилась, то сдвиг не производится. При перемене знака значения цифры q> производится сдвиг содержаний в регистрах 8 — 9 на один разряд вправо. Во время сдвига элемент И, соединяющий выход и вход регистра 8 или 9, закрыт и младшие разряды сдвинутого значения не передаются в старшие разряды этих регистров. В случае, когда содержания сумматоров-вычитателей 1 и 3 равны, процесс вычисления окончен и блок 10 анализа выдает в блок

11 управления сигнал останова вычисления, 45 по которому управляемый генератор тактовых импульсов выключается до прихода следующего стартового импульса.

Для подавляющего большинства значений аргумента Х и Ч процесс вычисления окан50 чивается на итерации, номер которой меньше п. При этом в сумматоре-Вычитателе 1 и 3

2.к9 содержится значение функции к,ц, в сум-. маторе-вычитателе 2 содержится значение функ9 ъкЯ 5$ ции -- .—, в сумматоре-вычнтателе 4 сох у держится значение функции - + —, в сумматоре-вычитателе 5 содержится значение функции, -Ы-, в сумматоре-вычитателе

6 8

О содержится значение функции, в х+ц сумматоре-вычитателе 7 содержится зйачение функции .-ф . В случае необходимости ц2 )( первые три функции могут быть сняты из сумматоров-вычитателей 1 — 4 без коэффициента два путем структурного сдвига вправо от двоичной запятой их содержаний.

Максимальное время вычисления Одновременно шести указанных функций в тактах

Ч с()г 2. п ф 2. для случая использования параллельных сумматоров-вычитателей и матричных сдвигателей.

Для случая использования одноразрядных сум » маторов-вычитателей и регистров сдвига максимальное время вычисления в тактах

$rngy, n(n + +2.)

Экономический эффект от использования предлагаемого устройства обусловлен указанными выше его техническими преимуществами.

Формула йзобретения

1. Цифровой функциональный преобразователь по «вт. св. СССР N 744590, о т л ич а ю щи и с я тем, что, с целью расширения класса решаемых эа счет дополнительного вьгчисиеиии фуикиий (йи is)й/(КУ), (кй- Ф//(к и (г (у2 )ф()(+ g в него введены пятый, шестои и седьмой сумматоры-вычитатели, входы управления режимом которых соединены с первым выходом блока анализа, третий выход которого соединен с третьим входом блока управления, третий выход которого соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока управления, первые информационные входы сумматоров-вычитателей соединены с выходом первого регистра, второй вход преобразователя соединен с вторым информационным входом пятого сумматора-вычитателя, выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей.

2. Преобразователь по и, 1, о т л н ч аю шийся тем, что блок анализа содержит схему сравнения, два триггера, шесть элементов И и элемент задержки, причем первый и второй входы блока анализа соединены с входами схемы сравнения, выходы которой соединены с первыми входами соответственно первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, входом элемента задержки и первым входом четвер-. того элемента И, второй и третий входы которого соединены с выходами первого и второго триггеров, выход элемента задержки соединен с первыми входами, пятого и шестого элементов И, вторые входы которых соединены соответственно с прямым и инверсным

926666 выходами первого триггера, входы которого соединены соответственно с выходами первого н второго элементов И, выход третьего элемента И является вторым выходом блока анализа, первым выходом которого является прямой выход первого триггера, выход четвертого элемента И является третьим выходом блока анализа, входы второго триггера соединены с выходами пятого и шестого элементов И. о

3. Преобразователь по п. 1, о т л и ч а- ю шийся тем, что блок управления содержит генератор импульсов, два тригтера, счетчик, дешифратор, пять элементов И, трн элемента ИЛИ. и два элемента задержки, причем первый вход блока управления соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки и первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого триггера, прямой н инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с выходом генератора импульсов, входы пуска и останова которого соединены с выходом первого элемента задержки. и вторым входом блока управления соответ1О ственно, второй вход первого триттера соединен с выходом дешифратора, третьим выходом блока управления и первыми входами третьего и четвертого элементов И, вторые входы которых соединены с третьим входом блока управления, первый выход которого является выходом третьего элемента ИЛИ, первый вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом второго триггера, входы которого соединены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с вторым входом третьего элемента

ИЛИ, вторым выходом блока управления и входом счетчика, выход которого соединен с входом дешифратора, выход второго элемента И соединен. с вторым входом пятого элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, выход первого триггера является четвертым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР N 744590, 1978.

926666

Составитель А. Зорин гехред A. à èíåö Корректор А. ГРиценко

Редактор А. Мотыль

Вираж 732 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москве, Ж-35; Раушская наб., д. 4/5

Заказ 2983/42

Филиал ППП "Патент", г. Ужгород, ул. Проектнаи, 4