Цифровой коррелятор

 

(72) Авторы вэобретення

В. Д. Анисимов и E. Н. Литман (71) Заявитель (54) ЦИФРОВОЙ КОРРЕЛЯТОР

Изобретение относится к вычисли" тельной технике и предназначено для вэаимнокорреляционной обработки эхосигналов .

Измерение взаимной корреляционнои функции (ВКФ) между входным и опорным сигналами в реальном масштабе времени требует обработки всего массива N выборок (определяемого длительностью сигнала и точностньии пара метрами измерения) за время между двумя соседними выборками, поступаю-. щими на вход коррелятора.

Известен цифровой коррелятор, содержащий два аналого-цифровых преобразователя, два усредняющих и центри-. рующих устройства, формирователь задержки, арифметический блок (АБ, устройство управления и синхрониза20 тор. Коррелятор обеспечивает последовательное вычисление ординат ВКФ по приращениям, причем. время, необходи- мое на вычисление ВКФ, сокращается в

4-32 раза по сравнению с традиционным последовательным вычислением ординат (1 ).

Данный коррелятор обладает существенными недостатками - увеличивает погрешность вычисления ординат ВКФ и требует быстродействующих блоков памяти.

Наиболее близким по технической сущности и схемному решению к предлагаемому является цифровой коррелятор, содержащий два блока памяти с произ« вольной выборкой, адресный счетчик, соединенный с адресньии входами блоков памяти, тактовое устройство, соединенное выходами с блоками памяти и адресньи: счетчиком и АБ, соединенный входами с выходами блоков памяти. При работе коррелятора цифровые выборки входного сигнала последовательно поступают в блок памяти, где хранятся N текущих значений выборок входного, сигнала, в другой блок па940172

3 мяти последовательно поступают N цифровых выборок опорного сигнала (запись опорных выборок обычно осуществляется в момент излучения зондирующего сигнала). Вычисление ординаты 5

ВКФ между входным и опорным сигналами осуществляется путем полного опроса памяти обоих блоков памяти,последо1" вательного образования И пар выбором за время между двумя соседними выбор- 10 ками входного сигнала. Дальнейшее вычисление ВКФ в АБ производится традиционными методами перемножения выбо рок, составляющих пары, и усреднения результатов умножения. Очередная вход-15 ная выборка, поступающая в блок памяти, стирает самую "старую" по времени прихода в блок выборку и цикл вы-. числения очередной ординаты ВКФ повторяется. Адресный счетчик последова", тельно формирует адреса обращения к

N ячейкам памяти каждого блока памяти. Тактовое устройство обеспечивает, управление операциями во времени. При вычислении ординаты ВКФ используются р5 равномерно расположенные по длине интервала суммирования (длительность зондирующего сигнала) дискретные значения сигнала. Интервал между данными выборками определяется исходя их поло-50 сы сигнала и точности вычисления ВКФ, т.е. выбирается степень коррелированности выборок f2 )

Однако в ряде случаев, например, для сигнала с линейной частотой моду-ь ляцией (ЛЧИ или гиперболической частотной модуляцией (f ЧH ) cтeпeнb корpeлированности между равномерно расположенными выборками будет неодинако вой. Низкочастотные участки сигнала 40 будут представлены выборками, степень корреляции которых во много раз может превосходить расчетную, выбранную исходя из верхней граничной частоты сигнала.Известно, что увеличение сте- пени корреляции между выборками толь-: ко до определенной величины дает выигрыш в точности вычисления, а дальнейшее увеличение корреляции приводит лишь к избыточности. Для сигнала, на50 пример широкополосного сигнала с ГЧМ, у которого низкочастотное заполнение составляет 85-903 длительности всего сигнала, избыточность числа выборок может достигать .больших значений.

Цель изобретения - повышение быстродействия коррелятора при практически неизменной точности вычисления.

Поставленная цель достигается тем, что в цифровой коррелятор, содержащий блок умножения, входы которого подключены соответственно к выходам первого и второго блоков памяти, управляющие входы которых соединены соответственно с первым и вторым выходами блока синхронизации, адресный вход второго блока памяти подключен к выходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножения подключен к входу блока усреднения, дополнительно введены два блока элементов И, блок элементов ИЛИ, триггер, второй адресный счетчик, сумматор и блок памяти адресов, вход которого подключен .к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого соединен с первым входом первого блока элементов И и подключен к выходу второго адресного счетчика, вход которого соединен с первым выходом блока синхронизации, выход сумматора под-; ключен к первому входу второго блока элементов И, вторые входы блоков элементов И соединены соответственно с первым и вторым выходами триггера, установочные входы которого подключены соответственно к первому и второму выходам блока синхронизации выходы элементов И соедийены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого подклочен к адресному входу первого блока памяти.

Сущность изобретения эаклочается в том, что при вычислении ординать1

ВКФ используются выборки с одинаковой степенью корреляции между собой, т.е. интервал между ними определяется не верхней граничной частотой сигнала (максимальная частота заполнения), а частотой, соответствующей данному участку опорного детерминированного сигнала, что позволяет устранить, избыточность количества выборок, участвующих в процессе вычисления ординаты ВКФ, и, как следствие этого, увеличить быстродействие коррелятора.

На чертеже изображен цифровой коррелятор.

Коррелятор содержит последовательно соединенные блок 1 синхронизации, адресный счетчик 2, блок 3 памяти ад5 940172 6. Цифровой коррелятор, содержащий блок умножения, входы которого подключены соответственно к выходам пер; ресов (БПА), сумматор 4, первый блок 12 памяти. Таким образом, осуществля"

5 элементов И, блок 6 элементов ИЛИ, ется выбор и выборок (из массива ) пе вый блок 7 памяти и блок 8 умноже;, входного сигнала. В следующем цикле р ния, триггер 9, прямым выходом под- вычисления очереднои орди аты ф ключенный через блок 10 элементов s адреса опроса ячеек памяти блока 7

И к вторым входам блока 6 элементов изменяются на единицу, т.е. в каждом

ИЛИ, инверсным вь1ходом подключенный цикле вычисления ординаты ВКФ к адре-.. к вторым входам первого блока 5 эле- сам хранящимся в блоке 3 памяти адрементов И, адресный счетчик 11, вхо- сов прибавляется в сумматоре 4 поряддом подклоченный с первым установоч- о ковый номер вычисляемой ординаты ВКф ным входом триггера 9, с управляющим формируемый адресным счетчиком 11. входом первого блока 7 памяти и с Код адреса, формируемый последним, . вторым выходом блока 1 синхронизации, также поступает через блок 10 элеменвыходы адресного счетчика 11 подключе" тов И и блок 6 элементов ИЛИ на адресны к вторым входам второго блока 10 15 ные входы блока 7 памяти в момент эаэлементов И и сумматора 4, второй писи входных выборок в данный лок 7 паустановочный вход триггера 9 подклю- - мяти. Тригг р 9 яти. Т игге 9 по тактов ьи импульсам, чен к входу первого счетчика 2 и к поступающим с тактового устройства упуправляющему входу второго блока 12 равляет раб " д у памяти, адресные входы которого подк торого под- 20 элементов И и блоком 6 элементов ИЛИ, клочены к выходам первого. адресного которые коммутируют коды адресов эасчетчика 2, а выход - к второму вхо- писи (c адресного счетчика 11) и коду блока 8 умножения, выход которого . ды адресов считывания (с сумматора соединен с входом блока 13 усредне- 4) °

В корреляторе в каждом цикле вычис.ния.

Цифровой коррелятор работает сле- ления ВКФ количество операций умножедующим образом. ния уменьшается в N/n раэ. УменьшеКаждая выборка входного сигнала ние количества обращений к блокам интервал дискретизации входного сиг- памяти снижает требования по быстронала определяется исходя из верхней Зо действию к ним. Введение дополнительграничной частоты опорного сигнала, ного блока памяти адресов объемом и записывается в первый блок 7 памяти, компенсируется уменьшением объема где хранится в течение N циклов вы- памяти блока в опорном канале в И/и раз. Точность вычисления ординат числения ординат ВКФ, т.е. всегда в памяти хранится л текущих значений значении з ВКФ практически остается неизменной, выборок входного сигнала. лок

В Q 12 т,е. в процессе вычисления используют. ся выбо ки с равной степенью корреляпамяти записываются п прореженных, ся выбор как правило, неравномерно (B cooTâåò- ци ра и практически обеспечивающие максимальные или заданные точностные паствии с законом модуляции) выборок аметры. Устраненные иэ процесса выопорного детерминированного сигнала. 4е р числения выборки с сильной степенью

В паузе между входными (непрореженныкорреляции практически не улучшили бы ми) выборками входного сигнала происточностные параметры. К достоинствам хо ит опрос всего объема памяти (и д б пока 12. Адреса ячеек опро- предлагаемого устройства относится выборок) бло . др тот факт, что корреляционная функса последовательно формируются адрес-4> как ля on са блока ция по-прежнему вычисляется с шагом, ным счетчиком 2 как для опроса дока ного процесса. Кроме того, использовасов . в кото ом записаны адреса и ячение в процессе. вычисления неравномерек памяти блока 7,. подлежащих опросу но расположенных выборок устраняет в пер ц в пе вом икле - вычислении первой О но распол воэможность появления синхронной поординаты ВКФ. Код адреса ячейки onроса через сумматор 4, блок 5 элементов И и блок 6 элементов ИЛИ поступает на адресные входы блока 7 памяФормула изобретения ти. Значение выборки с выхода блока

7 памяти поступает в блок умножения

8, на второй вход которого синхронно поступает соответствующая ей. выборка опорного сигнала с выхода блока

7 94017 вого и второго блоков памяти, управп.. ляющие входы которых соединены соответственно с первым и вторым выходами блока синхронизации, адресный вход второго блока памяти подключен к вы", ходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножения подключен к входу блока усреднения, отличающийся тем, что, с 1о целью повышения быстродействия, в коррелятор дополнительно введены два блока элементов И, блок элементов

ИЛИ, триггер, второй адресный счетчик, ! сумматор и блок памяти адресов, вход >s которого подключен к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого объединен с первым входом первого блока элементов И и под- рв ключен к выходу второго адресного

2 8 счетчика, вход которого соединен с первым выходом блока синхронизации, выход сумматора подключен к первому входу второго блока элементов И, вторые входы блоков элементов И соединены соответственно с первьм и вто. рым выходами триггеров, установочные входы которого подключены соответственно к первому и второму выходам блока синхронизации, выходы элементов И соединены соответственно с первым и вторым входами блока элементов

ИЛИ выход которого подключен к адресному входу первого блока памяти.

Источники информации, принятые во внимание при экспертизе

I. Тихонов Э. П. Об одном способе построения корреляторов.-"Приборы и системы управления" 1979, 11 3..

2. Патент США N 3950635, кл. 235-156, опублик. 1976.

Корректор В. Синицкая

Подписное

Составитель В. Жовинский

Редактор В. Пилипенко Texpeg M. Гергель

Заказ 4669/71 Тираж 731

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11)ОЯ Москва Ж-Я Раушская наб. g. 4Д

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4