Преобразователь временных интервалов в код

 

1. Г1РР:ОБРАЗОВАТЕЛЬ ВРЕМЕННЫХ ИНТЕРВАЛОВ В КОД, содержащий идентичные каналы преобразования по количеству одновременно преобразуемых временных интервалов, генератор импульсов, выход которого подключен к первому входу каждого канала преобразования и к входу счетного блока, блок управления,входы которого соединены с первыми выходами каждого канала преобразования, а первый вьгход - с вторым входом каждого канал преобразования, блок памяти, выходы которого поразрядно соединены с первой группой входов вычислителя, выходы которого поразрядно соединены с входами блока вывода результата, о т л и ч а ю щ и iW с я тем, что, с Гслью расширения функциональных возможностей устройства , в него введены дополн1 тельньм блок памяти, блок приоритета, блок адресов считывания, блок адресов записи, коммутатор, блок сравнения кодов и элементы И, , причем первые выходы каждого канала преобразования через первую группу входов дополнительного блока памяти соединены с вх.)дами блока приоритета, выходы которого подключены к первой группе ХОДОВ блока элементов И и к адресным входам блоков памяти и вывода результата, а вторые выходы каналов преобразования через вторую группу входов дополнительного блока памяти подк.тючены к второй группе входов блока элементов И,,выходы которого через элемент ИЛИ подключен к управляющему входу памяти, выходы счетного блока через третью группу входов дополнительного блока памяти соединены с инфopмaц oнны ш входами блока памяти и второй группой входов вычислителя, а выходы блока адресов С S записи поразрядно соединены с первыми группами входов блока сравнения сл кодов и коммутатора, вторые группы входов которого поразрядно соединены с: с выходами блока адресов считывания, причем выход блока сравнения кодов соединен с первым входом элемента И, второй вход которого подключен к со тактирующему входу блока приоритета 4 Ю и выходу генератора импудьсов, а третий вход - к выходу разрешения за сл писи блока приоритета, счетный вход 05 блока адресов записи соединен с первым выходом блока управления, второй , третий и четвертый выходы которого соединены соответственно с управляющим входом коммутатора, пер вым управляющим входом дополнительного блока памяти и четвертым входом элемента И, выход которого подключен к второму управляющему входу лтополнительного блока памяти и счетному входу блока адресов считывания. 2. Преобразователь по п. 1, отличающийся тем, что каждый канал преобразования содержит триг

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3236225/18-? 1 (22) 12,01. 81 (46) 30,05.86. Бюл. 11 20 (72) В.A.Èøêèí (53) 681.325,3(088.8) (56) Авторское свидетельство СССР

К - 343375, кл. Н 03 К 13/20, 1972, Авторское свидетельство СССР

11 683018, кл. Н 03 К 13/20, 1979. (54) (57) 1. ПРЕОБРАЗОВАТЕЛЬ ВРЕУ1Е11НЫХ ИНТЕРВАЛОВ В КОД, содержаший идентичные каналы преобразования по количеству одновременно преn5pQ эуемых временных интервалов, гене— ратор импульсов, выход которого подключен к первому входу каждого канала преобразования и к входу счетного блока, блок управления, входы которого соединены с первыми выходами каждого канала преобразования, а первый выход — с вторым входом каждого канал преобразования, блок памяти, выходы которого поразрядно соединены с первой группой входов вычислителя, выходы которого пораэ— рядно соединены с входами блока вывода результата, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональнь»х возможностей устройства„ в него введены дополнительнь»»» блок памяти, блок приоритета, блок адресов считывания, блок адресов записи, коммутатор, блок сравнения кодов и элементы И, ИЛИ, причем первые выходы каждого канала греобразования через первую группу вхогов дополнительного блока памя-.и соединены с входами блока приоритета, выходы которс го подключены к первой группе

„„SU„„942560 А I

1511, 11 03 1 1/50 С- 04 Р 10/04. ходов блока элементов И и к адресным входам блоков памяти и вывода ре ультата, а вторые выходы каналов преобразования через вторую группу входов дополнительного блока памяти подк »ю»ены к второй группе входов блока элементов И,,выходы которсго через элемент ИлИ подключе»» к управляющему входу блока памяти, выходы счетного блока через третью группу входов дополнительного блока памяти сое»и»»ены с информационными входами блока памяти и второй группой входов вычислителя, а выходы блока адресов

-..аписи поразрядно соединены с первыми группами входов блока сравнения кодов и коммутатора, вторые группы входов которого поразрядно соединены с выходами блока адресов считывания, причем выход блока сравнения кодов соединен с первым входом элемента И, второй вход которого подключен к тактирующему входу блока приоритета и выходу генератора импульсов, а третий вход — к выходу разрешения записи блока приоритета, счетньй вход блока адресов записи соединен с первым выходом блока управления, второй, третий и четвертый выходы которого соединены соответственно с управляющим входом коммутатора, перBbIM управляк щим входом дополнительного блока памяти и четвертым входом элемента И, выход которого подключен к второму управляющему входу дополнительного блока памяти и счетному входу блока адресов считывания.

?. Преобразователь по п. 1, о ти и ч а ю шийся тем, что каждый канал преобразования содержит триг9) ) »)О гер основной памяти, триггер дополнительной памяти, сумматор по модулю два и элемент И, причем прямой выход триггера основной памяти подключен к первому входу сумматора по модулю два и к информационному B> .oäó три.ге ра дополнительной памяти, синхрон 1зирук>(ций Вход которого яв).яется Вторым входом канала преобра=-онания, а выход соединен с вторым в) одом сумматора по модулю дна„ выхсд котор(<го!

;(>rI1(.")ючен к.;.)ер»)ому B>(OJI;.. элемента И, B70P(>A БХО <1(ОТОР(< (ОЕ (ИЧ< Н (. ИЧ

НЕРО»)ЫМ ВЬ»ХОДОМ РИ Гг ЕРа ОСНОВНОЙ ПЯ?>Вти, вухОдь) . << ммаrop 1 1! <1()Г!уп»з ПВЯ

И >ЛЕМЕНТЯ )i ЯВЛЯК<ГСR (0 )ТЕ:Ртет) ЕН

Н О I e P B b 1M H В Т О )3 Ь!М В ЫХ () 1! Г< Р>И К а l! i i JI ai

><,>еобрa30ванHF), сиaхp>ОBHзи ук<ши!.

ВXOД РИ I ГBP: C НОННОЙ i. " МЯ Гч . ië ЕТ (я пеpBh»M Рхо)lом кан 1"!" п))еоб>за 1" Р ? ния . а первый и втор(йв„"оды триг) ера ос )овнов ПЯМЯ "И вЂ” ВХОДЯ?<11 > F ТPO!10 ".BЯ

Изобретение относи-ся к облает>. вычислительной техники и может быть испОльЗОВано Б измерителы(ь)х у с I pОЙ ствах, в устройствах автo?:атики, контроля и вычислительных устройствах.

Известен преобразователь Временных интервалов В код От нескольких источников, применение которого Воэ— можно только в случае, если начала временных интервалов совпадают. f,e— достаткзм его является узкие функпиональные воэможности.

Наиболее блиэкс е к изобретению техническое решение — 1!peobpa3F>ватель временных интервалов в код, содержащий в каждом канале тригг"-.р основной памяти, триггер дополнительной памяти, сумматор по модулю дна, элемент

И, а и групповой:)асти генератор им- :a пульсов, счетчик, блок управления, блок памяти, вычислитель, блок вывода результатов преоораэования.

Недостатком известного п)зеобразонателя является то, что он не поз- 25 валяет производить преобраэо»)ание последовательности нремен»!3)х и)!тервалов непрерывно н каждом a»)aJ)e. Это объясняется тем, что понто зное п,)(i образование временного инт, рвала в код в любом канале Возможно лишь после окончания преобразования 1)ременных интервалов по всем каналам и Вь!— дачи результатов.

Следовательно, этот преобразователь не позволяет преобразовывать в код последовательность Временных интервалов непрерывно, )ò(. сужает функциональные возможности иэвестно— го устройства.

Цель Hзобрете»?ия — расшир(ние функциональных веэмож» остей пр 0 за30Baтеля. (»ель достигaeòeÿ тем, »то в п.реОбраэовятель временных интеp!;a)ioв

b! ».or), содержа>Ший идентич . ПО 1: Оличестн; (11!! зв )е< . .!В». <О 1)реобраэуемых нпеменных интеэня; 0»! „Генератс 3 импу."(ьеОВ вы).од ко". торо 0: одк;,юче: к перьому входу»(аж, ;0 < 0 К Я ВЯЛЯ 1»Р --ООРЯ 30В-i BИR И К 3)(ОДУ е че но "0 блока ., блок упра вле ни», входы кот.-рого соединены с ",,ервыми выходами каждо: 0 кaaaëa пре,, :";,-,ОваНИЯ, d ГЕPBh(H »ЗЫХОД Е B ОРЬ»М ВРО

Дом к; >)(д<зго к()нала преобраэова))иs F блок 1»амяти, выходы которс гo пора эрядно (.Оединены " первой py)).-. 0;: Вр:сдов

ВЫ»< с В х 0 д я ми б л 0 к я В ы

ВОда >>еЗультатa>,Внеде ны доплылl)и тельн»,»е блок памяти, блок приорите га, б> (<к Fir)p ceo B. с -(i(7 b)Áa ния > GJIOK а;»рес Ов

<Я ПИ(»1 1<.ОММ>< 3 Я < ОР () 1<ОК (Ран <)Е НИ>кодов и 3J ементы И, ИЛ.:, первь)е В(<хоДы ; Яждо ГО к а палс< (pe îáðàç ñ Ва -iH.!

«Е Р Е 3 П Е П В )? Ю Р >< < ПУ Н ХОД 0 В Д 0110, < h iя i F J" ь:-:c l с блОк а пямя и с Оеди ио".итета Вь;хсды . (О .-Ор:з -;; полк.".ючены к первой Гру)ч.е

В (Дов < 0>(a ) )Е) ЕН) ОВ Е< ! .ым входам б:lбк(<э ПЯмятк и ВыБОДЯ результата, я iopbie выходы каналов преобразования через вторую !"рупп

Входов дополнительноГО блОкя и;<мя "< и

ПО(»КЛ?(<< Е»lbl (B i ОР;)й )-PУ(»ПЕ В-,OI,(В лока .)1)еменгoB И,, выхо ы ко: Орогг через элемен" Е :И, подключен ; уп равл>)юШему Входу,. J;obÄ3: памяти, -Bbix»,: (. ?етно, 0 блока icpeз тре < ью р-,?HBр

9,4< 2 56<1 входов дополните

О соединен с первым входом элемента И, второй вход которого подключен к тактирующему входу блока приоритета и выходу генератора импульсов, а третий вход — к выходу разрешения запи- »5 си блока приоритета, с<»етный» вход ,блока адресов записи соединен с первым выходом блока управления, второй > третий и четвертый выходы которого соединены соответственно с управляющим входом коммутатора, первым управляющим входом дополнительного блока памяти и четвертым входом элемента И, выход которого подключен к второму управляющему входу дополнительного блока памяти и счетному входу блока адресов считывания, причем каждый канал преобразования содержит триггер основной памяти, триггер дополнительной памяти, сумматор 30 по модулю два и элемент И, прямой выход триггера основной памяти подключен к первому входу сумматора по модулю два и к информационному входу триггера дополнительной памяти, син- 35 хронизирующий вход которого является вторым вхо„.ом канала преобразования, выход соединен с вторым входом сумматора по модулю два, выход которого подключен к первому входу элемента И, второй вход которого соединен с инверсным выходом триггера основной памяти, выходы сумматора по модулю два и элемента И являются соответственно первым и вторым выхода-

1 в ь основной памяти, триггеры 2-1

2-<1 дополнительной памяти, сумматоры 3 — 1 — 3- по м»дулю два, элементы

4 — 1 — 4 вЂ, И, Б групповую часть преобразователя входят генератор 5 импульсов, счетf»I,II» блок 6, блок 7 управления, дополнительный блок 8 памят;», блок

9 приоритета, блок 10 адресов записи, коммутатор !1 и блок 12 сравнения кодов, блок 13 адресов считывания, элемент 14 И, блок 15 элементов

И, элемент 16 ИЛИ, блок 17 памяти, вычислитель 18, блок 19 вывода результатов.

Преобразователь временных интервалов в код работает следующим образом.

В исходном состоянии сигналы на входах триггеров 1 — 1 — 1 †основной памяти отсутствуют, поэтому на выходах триггеров 2-1 — 2-<>, сумматоров

3-1 — 3-ь по модулю два, элементов

4-1 — 4-< И присутствует низкий уровень напряжения, Счетнь»й блок 6 циклически считает импульсы генератора 5. Код на выходе блока !О адресов записи совпадает с кодом на выходе блока 13 адресов считывания, поэтому низкий уровень напряжения на выходе блока 12 сравнения кодов блокирует элемент 14 И, причем высокий уровень напряжения на выходе разрешения записи блока 9 приоритета и на четвертом выходе блока 7 управления подготавливают элемент 14 И к пропусканию сигнала считывания на управляющий вход дополнительного блока 8 памяти. При этом сигналы на других выходах блока 9 приоритета и остальных выходах блока 7 управления отсутствуют. Выходы блока 10 адресов считывания через коммутатор подключены к адресным входам дополнительного блока 8 памяти.

Пусть на вход одного из триггеров 1 — 1 — 1 †основной памяти, например, первого канала преобразования поступил сигнал, соответствующий началу временного интервала в этом канале. По приходе импульса с генератора 5 этот сигнал фиксируется в триггере 1-1 основной памяти> вызывая появление высокого уровня напряжения на выходе сумматора 3 — 1 по модулю два, который поступает на соответствующий вход дополнительного блока 8 памяти и на один из входов к этому моменту Не поступили новые сигналы «а вход»? триггеров

1 — у« основной памяти), котс>рь«й производит считывание записа»HQH перед этим информации. При этом часть информ«ции с.)держ, цая Iio -

".Олнительного блока памяти в блок .) приоритета. По окончании считыва— ния код адреса на выходах блока ?3 адресов считывания изменяется на сле= дующий и вновь совпадает с кодом адреса на выходах блока адресов элписи. Поэтому низкий уровень напряже— ния на выходе блока 12 сравнения кодон блокирует 3.?емент 14 H. При

50 блока 7 yrtpaB!refills. По ) Towy cfcr f«<«â€” лу бл(к 7 упрлвлс ния Бь?рабатывает на

< вопх Быходлх управляющие сигналы.

Упрл Б-t c«iG«t.HI«t с и г»лл с D Toð oãо Б)<хада блока управления, поступая на коммутлтор 11, произвс iHT подключение

ыхода блока 10 адресов записи к däреспым входам дополнительного блока

«.

8 плмяти. Од?«овремеинс сиг нал с чет— ьертого выхода блока 7 управления олокирует элемент 14 И, Управляющий сигнл:i с третьего вь?хода блока 7 упpBBëeния прoизводит запись в дoèoë-! ит е:«ьнь)й блок 8 памяти и»фс рма пи и, состоящей из текущего кодл со счетногo блока б и позиционного кода лд— реса качала преобра .Овлния, который образуется путем записи в разряде информации, соответствующем выходу суммл-.орл 3-1 по мо?«Улю дза, логи -iåñкой "1" „Управля о«ций сигнал с первого выходл блока 7 управления пос— тупее-. нл синхронизирующий вход TpHã .-ера 2-1 дополнительной .?,«мяти, ус<)

Ò«c fI cÐ1«БЛЯ< 1ОБ1)Бр)«Зу?11>Тат< чс Го fl ? Бь«ходе сумма -Орл 1--1 I?0 M<)— ! . y J1 i)3 д - . с1 и 0 Я B! < ß Е Г >. Я и И 3 К И l l ) р О Б Е f«) > напр»же ия. Блок 7 управл< tH)H Бознрл= щлется в::.c:<одное сос i î"-.Hliå, Управ- "0

l«bé r> <од бпо«<л> 1 0 л ÐП< с)Б зс) пи сН „")«3ме?>яя код адреса ча егo Бь?ХО де нл сjre«)ующии, При ",òîì нл ьп>?ходе бл<)кл 2 сp«)Bf«ef«b«q r

БЫСОкии у- ООВень d 31ip»)Ke»и» ПОдГО тлвливля элемент 1 H к гропусканию сле1?ую?1«его импуль<«л с генс рлтора ) импульсов нл управляющий вход до — 40 полнительного бло!(а 8 памк,ти (<если

ТУ»ПЕНИЯ Cjre, ?У?<)ЩЕГО Htrry»BCB C r Е!?Е-—

I)dTOPB «) ИМПУЛЬСОБ 1«Л БХОД Т<)К >?PO

Блния блока 9 приоритета сигнал нл его выходе сбр-.ñûвлется л «В выходе разрешения записи появляе-,ся Быс:окий уровень напряжения, п)з„.?гота вливл?Бщий

3J емзнт 14И к формированию следующего импульс л считывания

Таким образом произошел процe с оцифровки начала временного и»терва;«л в перлом канале преобразования и запись этого значения Б блок памяти.

Лил)«оги<«но происходит процесс Оь<«фровки приходящих сиг»ллов о начале

Бромеll»oго интервала 110 любому другок л нллy

Пyc ь "епср? B 011ре<1сленный

Bремени»а дру: ой вход триг -ep

- «ой памяти, например, первого преогразовлния посту,.ит сигнал

I-,oìå нт

«t O C Н О Бк а ità;а

Ot) окончании временного и»терла:-а. Оче") о«

О Б 1«О и редным импул ьсс м с гe f«epdтор л ф?«К сH

П с«,Я ТИ, -f ТО Бblз 6!БЛ ЕТ 1ОЯБГ«e Н«?E НЛ

Е«Г ПР)«МОМ:-?ЫХОДЕ НИ 31« 01 О а 1«а Иг«

Бер: ном — высокого урс вней нлпряже1«ия, в результате чего на выходах с умма гора 3-1;i элемента 4-1 И по»в

B)« l СЯ B POBHH НЛПРЯ)?<ЕНИB, EJIOK

7 упрлвления вырабатывает очередную

C(rРИЮ УПРЛБЛЯЮЩИХ ИМП)JЛЬ« .)Б ) Б PF зультлте чего Б дополнительный блок 8 плмятli буjjеT >л»иcа»а Hf«ôopb«««1«HЯ „ содержащая текущий ко?, со с leT»îãî блок 3 6 > I«03»1II«o»f!brr« I< од и е1 БОГО ка

Н;«ЛЛ (1P CO GP«3 3 ОБЛ НИЯ H B TO? OH ПОЗ Иц««нный 1<о;1 первого канала преобразоБл"-«ия, который образуется 11pl? за"IHcH

° >) .ioi и ес«,ои Б разряд информлци1; сс с тветс твующий выходу эдеме»тл

И, и I<0 òoð»?I«х, рлкте )изует тc, -1"."o Б первом канале преобразования пс ступил сиг»л". конца времен»ого ин"ерБала.

Когда произойде-. Счи;"ывлние этой информации <адрес на выходе блока адресов считывания будет соответствовать адресу, по которому была про= изве;1е»а 3апись BTopt и,«формации. »d

)i«)< Т, 11 1e flH И )1 "1?1у () 1)(

".eT 1»л его выходе фор !ируется си? Нлл, поступлющии ?>л лдреспь?й 1 х:;1 <:1(кл и л м я т и, к о т о р ый I t p ) l i 1 B o ) iH T

B еr о первые ячейки кодл счет?и)го б! toit л 6 с Бь«ходи»?х T) Р 1 ис i p() !1:".;)11 ) Jt ftи

«ель>н» r

942560

ВЫХадНЫЕ pP I HC TpbI rtOIIOJIIIIIT PI! I. r! Q I а блока 8 памяти, позиционный код адреса канала записывается в блок 9 приоритета а второй позиционный адрес канала преобразования падается на первую группу входов блока 15 элементов И, Па приходе следующего импульса с генератора 5 импульсов на вход тактиравания блока 9 приори:ета на

10 его первом выходе появляется сигнал, который поступает на адресные входы блоков 17, 19 памяти и выдачи результата и одновременно через блок 15 элементов И на управляющий вход блока 17 памяти,, производя считывание

15 иэ нега оцифрованного з наче и Is; I! aчала временного интервала, котарае подается на входы вычислителя 18.

На другие входы вычислителя 18 подается код счетного блока 6 с выходных регистров дополнительного блока 8 памяти (оцифрованное значение конца временного интервала). Вычислитель

18 определяет число промежуточных состояний счетного блока а между этиг ми значсниями с учетом начального состояния счетного блока 6 (ацифраванное зчачение начала Временнага интервала), которое определяет код, соответствующий данному времен,,аму З0 интервалу. С выходов вычислите..я 18 кад записывается в блок 19 вывода результата. Аналогична праисхади-. преобразование в кад временного интервала при поступлении сигнала аб окончании временного интервала в любом другом ка:але преобразования.

В случае, если однсвременно на входы одних триггеров основной памя— ти поступят сигналы, соатве .ствую- 40 д е началу временного интервала в этих каналах преобразования, а на входы других триггеров оснаьнай памяти сигналы, саатветствуюпде кс,цам временньгх интервалов в этих каналах 45 преобразования, та раба. устройства отличается лишь тем что блок IipHGpHтета будет поочередно выдавать лазицианные коды адресов каналов преобразования, па которым пришли сигналы, после каждого импульса, поступающего на тактирующий eI ñ вход.

При этом в зависимости ат тога, "c.атветстьу,ст э;и сигналы началу или концу временного интервала, что спределяется по второму позиционному коду адреса канала> будбт произвоДиться пиба "-агись сцифрованнагс эна- ения начала временна го интервала в блок

17 памяти, либо вы гисление кода преобразования и запись его в блок 19 вывада результата, Если ва время выполнения этих операций поступят новые сигналы начала или конца временных интервалов, то информация об этом будет записываться в дополнительный блок 8 памяти в порядке поступления этих сигналов.

Сбрабатка накопленной информации бу,eI. производиться аналогично описаннаму °

Таким образом, дополнительный блок

8 памяти, блоки 10, 13 адресов записи и считывания, коммутатор 11 используются для приема информации о поступивших сигналах в виде последовательных слов, содержащих текущий код cG счетного блока 6 в момент пост тупления сигнала, позиционный код каналов преобразования, по которым поступили сигналы и второй позиционный

1 кад канала преобразования, по которому поступил сигнал, соответствующий концу временного интервала, с последующим их считыванием в порядке пос,-упления, но с другой скоростью. Благсдаря этому если на Входы каких ли ба качалов преобразования будут пост-,"пать последовательности вреыенных интервалов, то преобразователь последовательна, в порядке их поступления преобразует их в кад и запишет в блок

19 вывода ре.эультата.

Па окончании поступления на входы

".рнггерав основной памяти сигналов и после выдачи из дополнительного блока 8 памяти накопленной информации (код адреса на выходе блока 10 адресов записи совпадает с кодом адреса на выходе блока 13 адресов считывания, при этом низкий уровень напря" жения на выходе блока 12 сравнения кодов блокирует элемент 14И, запрещая дальнейшее считывание из него) и выдачи всех позиционных кодов адресов из блока 9 приоритета (высокий уровень напряжения на ега выходе разрешения записи) преобразователь временных интервалов в код возвращается в исходное состояние.

Предлагаемый преобразователь временных интервалов в код, выполняя функции известнога устройства, и, кроме того, за счет организации непрерывной обработки поступающей инфсрмации а поступающих сигналах при 4 )6О

Составитель П. Плетнева

Редактор П, Горькова ?ехред О .Гортвай

Корректор Е. Рошко

Заказ 7996/3 Тираж 816

ВНИИПИ ) осударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. ч/5

Подписное

:(р пи в оп с твенно-п10лигряфичес он по е,Ã1риятие, Г, Ужгород, <;I . Г! роек твайт, помс щи дополнительногo блока 8 пдмя— ти, который накапливает поступаюшую информацию во время обработки ранее поступившей, позволяет преобразовать в код последовательности эременных интервалов,поступакицие по.любому каналу преобразования,что распгяряет функциональные воэможности преобразователя.

Описанный преобразователь временных интервалов в код может быть применен в системах постоянного контроля работы различных vcTpoAcTB H в системах измерения для непрерывного преобразования последовательностей временных интервалов в код пт нескольких источников,