Многоканальное устройство связи для вычислительной системы

 

ОП ИСАНИЕ

ИЗОВЕИтИНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскин

Социалистические республик

G 06 F 3/0

9иоударстинный комнтет

СССР ао дамам нэобретеннй н открытнй

Опубликовано 15.07.82. Бюллетень № 26

Дата опубликования описания 15. 07. 82. (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. Н.Заблоцкий, В. В. Грек, В. Е. Спасский Д.И. Карабань и А. В.Яскульдович (7l) Заявитель (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО СВЯЗИ

ДЛЯ ВЪ|ЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к вычислительной технике и может быть использовано в однопроцессорных, мультипроцессорных и распределенных вычислительных системах кольцевой структуры.

Известно устройство связи для вычислительной системы, содержащее блок синхронизации и группу каналов, каждый из которых включает буферный регистр, регистр адреса, приемный и передающий регистры, управляющий регистр, распределитель импульсов, узел синхронизации, блок сравнения, узел коммутации управляющих сигналов С13.

Недостаток этого устройства состоит в низком быстродействии.

Наиболее близким к изобретению по технической сущности и достигаемому эффекту является многоканальное устрой ст во с ня зи, содержащее блок тактовых импульсов, а в каждом канале - первый и второй приемные, 2 первый и второй передающие регистры, первый и второй элементы ИЛИ, распределитель импульсов, узел коммутации управляющих сигналов, блок срав" нения, первый и второй буферные регистры, управляющий регистр, узел . синхронизации, регистр признака передачи, блок формирования признака обмена и регистр адреса Г2 3. о

Недостатком этого устройства является низкое быстродействие, так как из-за отсутствия предварительного анализа физического расположения несмежных вычислительных модулей друг относительно друга перекрестные обмены (между несмежными модулями ) в худшем случае выполняются за стремя цикла магистрали (произведение зо числа подключенных модулей за время такта магистрали беэ времени такта магистрали

Цель изобретения — повышение быстродействия.

943695

Поставленная цель достигается тем, что в многоканальное устройство связи для вычислительной системы, содержащее объединенные в кольцо каналы и генератор тактовых импульсов, а в каждом канале — два приемных регистра, два передающих регистра, четыре группы элементов И, схему сравнения, блок управления, регистр состояния, регистр адреса и три буферные ц» регистра, причем выход первого приемного регистра канала соединен с информационными входами первого передающего регистра канала, первого буферного регистра канала, с первым информационным входом схемы сравнения канала, выход первого передающего регистра канала соединен. с информационным входом первой группы элементов И канала, выход второго приемного регистра канала соединен с иыформационными входами второго передающего регистра канала, второго буФерного регистра канала, со вторым информационным входом схемы сравнения канала, выход второго передающего регистра канала соединен с информационным входом элементов И второй группы канала, выход регистра адреса канала соединен с третьим зо информационным входом схемы цравнения канала и с информационным входом третьего буферного регистра канала, выход третьего буферного регистра канала соединен с информационными входа. ми элементов И третьей и четвертой групп канала, с первого по пятый выходы разрешения выдачи блока управления канала соединены с управляющими входами элементов И соответст40

ВВННо первой — четвертой групп канала и третьего буферного регистра канала, вход завершения приема канала, запросный и установочный входы канала соединены соответственно со входом завершения приема блока управления канала, с запросным входом блока управления канала и с первым установочным входом регистра состояния сигнала, первый выход разрешения приема блока управления канала соединен с управляющим входом первого бу" ферного регистра канала и с первым управляющим выходом канала, второй выход разрешения приема блока управ ления канала соединен с управляющим входом второго буферного регистра канала и со вторым управляющим выходом канала, выход удовлетворения запроса блока управления канала является третьим управляющим выходом канала, выход схемы сравнения канала соединен с запускающим входом блока управления канала, признаковой вход и гасящий выход блока управления канала соединены соответственно с первым выходом и вторым установочным входом регистра состояния канала, синхронизирующие входы приемных, передающих регистров и регистров состояния каналов соединены с выходом генератор. тактовых импульсов, выход элементов И первой и четвертой групп канала соединен со входом первого приемного регистра последующего канала, вход второго приемного регистра канала соединен с выходами элементов И второй и третьей групп предыдущего канала, выходы первого и второго буферных регистров канала и вход третьего буферного регистра канала являются соответственно первым, вторым информационными выходами канала и информационным входом канала, в каждый канал введены блок формирования направления записи и регистр константы, причем первый - четвертый информационные и управляющий входы и выход блока Формирования направле1 ния записи канала соединены соответственно с прямым и инверсным выходами регистра константы канала, с выходами регистра адреса канала и третьего буферного регистра канала со вторым выходом регистра состояния канала и со входом переключения магистралей блока управления канала.

Поставленная цель достигается также тем, что блок формирования направления записи содержит два сумматора, шесть групп элементов И, группу элементов ИЛИ, четыре элемента И, три элемента задержки, причем управляющий вход блока соединен с управляющими входами элементов И первой и второй групп и со входом первого элемента задержки, выход которого соединен с первыми входами первого и второго элементов И и со входом второго элемента задержки, выход которого соединен с управляющими входами элементов И третьей и четвертой групп и со входом третьего элемента задержки, выход которого соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены с выходом блока, первый и второй информационные

943695 6 входы блока соединены с информационными входами элементов И соответственно пятой и шестой групп, выходы которых через группу элементов

ИЛИ соединены с информационным входом элементов И четвертой группы, выход которой и выход элементов И третьей группы соединены соответственно с первым и вторым входами первого сумматора, первый и второй выходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И, третий и четвертый информационные входы блока соединены с информационными входами элементов И соответственно первой и второй групп, выходы которых соединены соответственно с первым и вторым входами второго сумматора, информационный и первый, второй управляющие выходы которого соединены соответственно с информационным входом элементов И, третьей группы и с вторыми входами первого и второго элементов И, выходы первого и второго элементов И соединены с управляющими входами элементов И соответственно пятой и шестой групп.

Поставленная цель достигается также тем, что блок управления канала содержит пять D-триггеров, три элемента И и элемент задержки, причем запускающий вход блока соединен с первыми входами первого, второго и третьего элементов И, признаковый вход блока соединен со вторыми входами первого и второго элементов И, запросный вход блока соединен со вторым входом третьего элемента И, выход которого является выходом удовлетворения запроса бло" ка, и с D-входом первого D-триггера, выход которого является пятым выходом разрешения выдачи блока, вход завершения приема блока, выходы первого и второго элементов И блока являются гасящим выходом блока, выход первого элемента И соединен с 0-входом второго 0-триггера, выход которого является вторым входом разрешения выдачи блока и вторым выходом разрешения приема блока, выход вто" рого элемента И соединен с 0-входом третьего D-триггера, выход которого является первым выходом разрешения выдачи блока и первым выходом разрешения приема блока, вход переключения магистрали блока соединен с 0-ходом четвертого 0-триг"

55 рой управляющие выходы, 49 - третий управляющий выход первый 50 и второй

51 информационные выходы, 52. - установочный вход. Позициями 53, 54 обозначены каналы устройства; позиция" ми 55, 56 - модули вычислительной системы.

Блок формирования направления записи содержит (фиг. 2). первую 57, гера и через элемент НЕ - с 0-входом пятого 0-триггера, выходы пятого и четвертого 0-триггеров являются соответственно третьим и четвертым выходами разрешения выдачи блока.

На фиг. 1 .представлена структурная схема устройства; на фиг. 2структурная схема блока формирования направления записи, на фиг. 3 - ва1О риант структурной схемы блока управления канала.

Устройство связи содержит (фиг. 1) генератор тактовых импульсов 1, а в каждом канале - первый приемный

15 регистр 2, первый передающий регистр

3, первую 4 и вторую 5 группы элементов 4, вторые передающий 6 и приемный 7 регистры, схему сравнения 8, блок управления 9, третью 10 и четвертую 11 группы элементов И, регистр состояния 12, блок 13 формирования направления записи первый 14, второй 15 и третий 16 буферные регистры, регистр адреса 17, регистр константы 18, первый 19, второй 20, третий 21, четвертый 22 информационные входы, управляющий вход 23 и выход 24 блока формирования направления записи, входы и выходы блока управления: 25 - третий выход разрешения выдачи, 26 - четвертый выход разрешения выдачи, 27 - пятый выход разрешения выдачи, 28 — вход пере-, ключения магистралей, 29 - вход завершения приема, 30 - запросный вход, 35

31 — выход удовлетворения запроса, 32 - второй выход разрешения приема, 33 - первый выход разрешения приема, 34 - признаковый вход, 35 - гасящий выход, 36 - запускающий вход, 37—

40 ! второй выход разрешения выдачи, 38первый выход разрешения выдачи; входы и выходы регистра состояния; 39 " первый установочный вход, 40, 41 первый и второй выходы, 42 - синхронизирующий вход, 43 - второй установочный вход; входы и выходы канала; 44 " информационный вход, 45 - вход завершения приема, 46 - запросный вход, 47, 48 - первый и вто7 94369 вторую 58, третью 59, четвертую 60, пятую 61, шестую 62 группы элементов

И, сумматоры 63, 64, элементы задержки

65-67, третий 68, четвертый 69, первый 70, второй 71 элементы И, группа

72 элементов ИЛИ. Остальные обозначения аналогичны обозначениям фиг. 1.

Блок управления может быть выполнен например в виде,(фиг. 3): Р-триггеров 73-77, элементов И 78-80, эле" >в мента НЕ 81. Остальные обозначения аналогичны обозначениям на фиг. 1.

Генератор 1 тактовых импульсов предназначен для синхронизации работы устройства. 15

Формат слова информации, пересылаемого между приемными и передающими регистрами, имеет следукщие поля: признак занятости слова информации (" Занято" "Свободно" ), ад- щ рес получателя; адрес отправителя; данные (собственно информация, адрес ячейки памяти). Первая 4, вторая 5, третья 10 и четвертая 11 группы элементов и канала содержат элементы с выходами на три состояния, например ИС 155 ЛП8 . Когда на управляющих входах групп 4, 5, 10 и 11 элементов И низкий уровень напряжения,на информационных выходах этих групп присутствует ьйформация, поступающая на их формационные входы (состояния "0" или "1"}.

Когда на управляющих входах групп

4, 5, 10 и 11 элементов И высокий уровень напряжения, то на информационных выходах этих групп высокоимпеданское состояние (третье состояние) независимо от состояния на их информационных входах. Это позволяет объединить эти группы элементов и по информационным выходам и подключать к общей линии связи, практически не оказывая влияния на прохождение информации по линии связи.

Схема сравнения 8 содержит два элемента НЕ и два узла поразрядного сложения по модулю 2 и предназначена для сравнения адресов получателей, поступающих на первые и вторые информационные входы с адресами, содержащимися в регистре 17 адреса.

Регистры состояния содержат элементы занесения, сброса, первые, вторые и третьи триггеры, указывающие состояние (" Занято" "Свободно" ) первых, вторых и третьих буферных регистров 14 и 15 и 16 соответственно.

5 8

Блок 13,предназначен для формирования признака направления записи, т.е, записи в первую или вторую магистраль при передаче слов информации (режим "Запись" ) из модулей вычислительной системы. Формирование осуществляется на основании анализа результата выполнения арифметических операций над следующими слагаемыми: адресами отправителя, адресами получателя и константы.

Передача слов йнформации в первой магистрали осуществляется слева

HaQpa8o (первый приемный регистр 2, первый передающий регистр 3, первая группа 4 элементов И, а во второй магистрали - справа йалево (второй приемный регистр 7, второй передающий регистр 6 вторая группа 5 элементов И). Сумматор 63 представляет собой сумматор комбинационного типа, содержит набор элементов И, ИЛИ, НЕ и предназначен для сложения по модула 2 обратного кода адреса отправителя (со знаковым разрядом) с адресом получателя (со знаковым разрядом).

Сумматор 64 структурно аналогичен сумматору 63 и предназначен для сложения по модулю 2 суммы, полученнс и в сумматоре 63 с прямым или обратным кодом (со знаковым разрядом) константы, поступающей из регистра константы 18. Первые и вторые буферные регистры 14 и 15 (Фиг. 1) содержат триггеры, узлы занесения и выдачи информации и предназначены для приема слов информации соответственно из первой и второй магистралей (из первого и второго приемных регистров 2 и 7 соответственно), их хранения и передачи в модули вычислительной системы. Третьи буферные регистры 16 содержат триггеры, узлы занесения и выдачи информации и предназначены для приема информации (адреса получателя, данные) из модулей вычислительной системы, адресов отправителей из регистров 17 адреса и передачи сформированных слов информации в первую или вторую магистрали через четвертую 11 или третью 10 группы элементов И. Регистры 17 адреса, предназначенные для хранения адресов отправителей, содержат триггеры, узлы сброса и занесения информации с пульта управления (на чертеже не показан). Адреса отправителей хранятся в регистре 17

3695 10 во второй передающий регистр 6 канала К. Каждый К-ый канал обмена моS о

15 го зо

35 ю а 5О

2S

9 94 адреса в прямом коде. Знаковый разряд регистров 17 адреса равен нулю.

Единичные выходы регистров 17 адреса (без знакового разряда) подключены к первым информационным входам третьих буферных регистров 16 и третьим информационным входам схем сравнения 8, а нулевые выходы регистров

17 адреса (адреса отправителей со знаковым разрядом в обратном коде) подключены ко вторым информационным входам блоков 13. Регистр 18 константы содержит триггеры, узлы сброса и занесения информации с пульта управления (на чертеже не показан) и предназначен для хранения константы, равной М/2 в двоичном представлении в прямом коде, где И - количество модулей вычислительной системы. Знаковый разряд регистра 18 константы равен нулю. Единичные и нулевые выходы регистра 18 константы (прямой и обратный коды константы со знаковым разрядом) подключены соответственно ко второму и первому . информационным входам блока 13. В качестве модулей 55 и 56 вычислительной системы могут использоваться процессоры, блоки памяти и т.п.

Работу устройства связи для вычислительной системы будем рассматривать на примере работы некоторого

К-го канала устройства совместно с генератором 1 тактовых импульсов.

По пуску устройства генератор тактовых импульсов начинает вырабатывать тактовые импульсы, под управлением которых в устройстве начинают циркулировать свободные слова информации. По каждому тактовому импульсу происходит передача слов информации между соседними каналами устройства. По переднему фронту тактового импульса информация с инФормационных выходов первой группы

4 элементов И канала К+1 (либо четвертой группы 11 элементов И канала

К+1 и информационных выходов второй группы 5 элементов И канала К- 1 (либо третьей группы 1О элементов И кан ла К-1 переписывается соответственно в первый приемный регистр 2 канала

К и второй приемный регистр 7 канала К. По заднему фронту тактового импульса информация иэ первого приемного регистра 2 канала К я второго приемного регистра 7 канала К ., переписывается соответственно впервый передающий регистр 3 канала К и жет работать в двух режимах: "Чтение", "Запись! .

Режим ",Чтение" предназначен для приема информации, адресованной К-ому модулю (К-ому каналу) и передачи ее в К-ый модуль вычислительной системы. По переднему фронту тактово

ro импульса информация иэ (К+1)-огс канала и (К- 1)-ого канала записывается соответственно в первый и второй приемные регистры 2 канала К и

7 канала К. По заднему фронту тактового импульса информация .иэ первого и второго приемных регистров 2 канала К и 7 канала К переписывается соответственно в первый и второй передающие регистры 3 канала К и 6 канала К. По приему информации в первый и второй приемные регистры 2 канала К и 7 канала К схема сравнения 8 канала К анализирует поля адреса получателя в принятых словах информации на равенство адресу К-ого модуля вычислительной системы, хранящемуся в регистре 17 канала К, и поля занятости слова информацим. В результате анализа схема сравнения

8 канала К выдает сигналы: "Свободно 1", "Свободно 2", "Равно 1", "Равно 2". В режиме "Чтения" используются два последних сигнала. Сигнал

"Равно 1" означает, что в первом приемном регистре 2 канала К записана информация, адресованная данному модулю К вычислительной системы. Сигнал

"Равно 2" означает, что во втором приемном регистре 7 канала К записана информация, адресованная данному модулю К вычислительной системы.

По сигналу "Равно 1" и состоянию

"Свободно" первого триггера регист" ра, состоянию "Свободно" первого триггера регистра состояния 12 канала К блок управления 9 канала К вы" рабатывает сигналы, поступающие в регистр состояния канала 12„К, пер" вую группу 4 элементов И канала К 1 первый буферный регистр. 14 канала

К, и сигнал "Принять 1", поступающий на выход на канала К. По сигналу из блока управления 9 канала К в первый регистр 14 канала К записывается инФормация (адрес отправителя, данные ) из первого приемного регистра .

2 канала К. По высокому уровню напряжения сигнала из блока 9 управления канала К первая группа 4 элемен11 94369 тов И канала К переходит в высокоимпедансное состояние, которое обеспечивает запись нулевдго слова информации в следующем, такте в первый приемный регистр 2 канала (К- 1) (при отсутствии режима "Запись" ). В следуацем такте по переднему фронту тактcsoro импульса и сигналу из блока управления 9 канала К первый триггер регистра состояния 12 канала К пере.- о ходит в состояние "Занято". По сигналу "Принять 1" модуль К вычислительной системы переписывает на свои регистры информацию из первого буферного регистра 14 канала К и выда- 15 ет сигнал "Принято 1" на вход 45 канала К. По заднему фронту тактового импульса и сигнала "Принято 1" первый триггер регистра состояния 12 канала К переходит в состояние "Свободно"щ

По сигналу "Равно 2" и состоянию

"Свободно" второго триггера регистра состояния 12 канала К блок управления 9 канала К вырабатывает сигналы, поступающие в регистр состояния 25

12 канала К, вторую группу 5 элементов И канала К, буферный регистр

15 канала К, и сигнал "Принять 2", поступающий на выход 48 канала К.

По сигналу из блока управления 9 канала К во второй буферный регистр

15 канала К записывается информация (адрес отправителя, данные) из второго приемного регистра 7 канала, К.

Ло высокому уровню напряжения сиг35 нала из блока 9 управления канала

К вторая группа 5 элементов И канала, К переходит в высокоимпедансное состояние, которое обеспечивает запись нулевого слова информации в следующем такте во второй приемный регистр 7 канала (К+1) (при отсутствии режима "Запись" ). В следующем такте по переднему фронту тактового импульса и сигналу из блока управ45 ления 9 канала К второй триггер сос тояния регистра 12 канала К переходит в состояние "Занято". По сигналу

"Принять 2" модуль К вычислительной системы переписывает на свои регистры информацию из второго буферного

50 регистра 15 канала К и выдает на вход

15 канала К сигнал "Принято 2", По заднему фронту тактового импульса и сигналу "Принято 2" второй триггер регистра состояния 12 канала К пере55 ходит в состояние "Свободно". Описанные выше, действия по сигналам

"Равно 1" и "Равно 2" могут произ12 водиться одновременно. В отсутствии сигналов "Равно 1" и "Равно 2" либо по состояниям "Занято" первого и второ г о тои ггеров регистра состояние 12 канала К режим "Чтение" не вы полня ет ся и на упра вля ющих входах первой 4 и второй 5 групп элементов

И канала К присутствуют низкие уровни напряжения сигналов, поступающие из блока управления 9 канала К. На информацинных выходах первом 4 и второй 5 групп элементов И канала К присутствует информация, находящаяся на информационных выходах соответственно первого и второго передающих регистров 3 и 6 канала К. В следующем такте по переднему фронту тактового импульса информация с информационных выходов первой 4 и второй 5 групп элементов И канала К записывается соответственно в первый приемный регистр 2 канала (К-1) и во второй приемный регистр 7 канала (К+1) .

Режим "Запись" предназначен для выдачи информации из К-.го модуля вычислительной системы в первую или вторую магистрали в зависимости от адреса получателя. В этом режиме используются все сигналы, поступающие из схемы сравнения 8 канала К. Когда модулю К вычислительной системы, необходимо передать информацию, он ус. танавливает ее (адрес получателя, данные) на входе 44 канала К, по входу 46 канала К посылает в блок управления 9 канала К сигнал "Запрос на передачу". По состоянию "Свободно" третьего триггера регистра состояния 12 канала К и сигналу "Запрос на передачу" блок управления 9 канала

К вырабатывает сигналы, поступающие в третий буферный регистр 16 канала

К, регистр состояния 12 канала К, и сигнал "Запрос удовлетворен", поступающий нв выход 49 канала К. По сигналу из блока управления 9 канала

К в третий буферный регистр 16 канала К записывается информация (адрес, получателя, данные) из модуля К вычислительной системы, адрес отправителя из регистра 17 канала К и в разряд поля занятости слова записывается единица. В ответ на сигнал

"Запрос удовлетворен" модуль К вычислительной системы снимает сигнал "Запрос на передачу" и информацию со входа 44 канала К. По сигналу из блока управления 9 канала К третий триггер

14 гистра 1Ь канала К необходимо пере дать во вторую магистраль. Если знаковый разряд результата суммирования равен 1, то на первом управляю" щем выходе сумматора 64 присутствует сигнал, и по приходу задержанного сигнал с элемента задержки 67 в блок управления 9 канала К поступает сигнал "Запись l" означающий „ что слово информации иэ третьего буферного регистра 16 канала К необходимо передать в первую магистраль.

По сигналу "Запись 1" иэ блока

13 канала и сигналу "Свободно 1" иэ схемы сравнения 8 канала К блок управления 9 канала К вырабатывает управляющие сигналы, поступающие в первую и четвертую 11 группы элементов И канала К. По высокому уровню напряжения управляющего сигнала первая группа 4 элементов И переходит в высокоимпеданское состояние, а по низкому уровню напряжения управляющего сигнала на информационный выход четвертой группы 11 элементов И ка" нала К поступает информация из третьего буферного регистра 16 канала

К. В .следующем такте информация записывается в первый приемный регистр

2 канала (К-1)>и третий триггер регистра состояния 12 канвла К перехо" дит в состояние "Свободно".

Если происходит режим "Чтение" иэ первой магистрали, то по сигналу

"Запись 1" блок управления 9 канала

К вырабатывает управляющие сигналы, поступающие в первую 4 и четвертую группы элементов И канала К, и происходят действия по записи в первую магистраль, описанные выше.

По сигналу "Запись 2" из блока

13 канала К и по сигналу "Свободно 2" из схемы сравнения 8 канала К блок управления 9 канала К вырабатывает управляющие сигналы, поступающие во вторую 5 и третью 10 группы элементов И канала К. По высокому уровню напряжения управляющего сигнала вторая группа 5 элементов И канала К переходит в высокоимпедансное состоя" ние, а по низкому уровню напряжения управляющего сигнала на информационный выход третьей. группы 10 элечентов И канала К поступает инфор.мация из третьего буферного регистра 10 канала К. В следующем такте эта информация записывается во второй приемный регистр 7 канала (К+1) и третйй. триггер регистра состоя13 94369 регистра состояния канала 12 К устанавливается в состояние "Занято".

По состоянию "Занято" третьего триггера регистра состояния 12 канала К происходит выбор первой или второй s магистрали для передачи слова информации из модуля К вычислительной системы. В качестве критерия выбора номера магистрали используется время достижения слова информации apoec-, 10 ного модуля H (Н=1, М; Н К). Для этого в блоке 13 канала К производят следующие действия.

По состоянию "Занято" третьего триггера регистра состояния 12 канала К (фиг. 2) адрес отправителя (со знаковым разрядом) в обратном коде иэ регистра 17 канала К и адрес полу чателя в прямом коде (со знаковым разрядом) иэ третьего буферного регистра 16 канала К поступают на второй сумматор 63, в котором происходит их суммирование. Если знаковый разряд результата суммирования равен

0, то на втором управляющем выходе сумматора 63 присутствует сигнал, по которому на информационный вход группы 72 элементов ИЛИ через шестую группу 62 элементов И подается константа (со знаковым разрядом) в обратном коде из регистра 18 канала

К. Если знаковый разряд результата суммирования равен 1, то на первом управляющем выходе сумматора 63 присутствует сигнал, по которому на ин3$ формационный выход группы 72 элементов ИЛИ через пятую группу 61 элементов И подается константа (со знаковым разрядом) в прямом коде из регистра 18 канала К. По задержанноЩ му сигналу на второй элемент задерж.ки 66 на первый и второй информационные входы сумматора Ь4 через группы 59, 60 элементов И соответственно поступают результат суммирования (со знаковым разрядом) с ин4S формационного выхода сумматора 63 и константа (со знаковым разрядом) в прямом, либо обратном коде, с информационного выхода группы 72 эле" ментов ИЛИ. Если знаковый разряд результата суммирования равен "0", то на втором управляющем выходе сумматора 64 присутствует сигнал, и по приходу задержанного сигнала с элемента задержки 67 в блок; управле- э ния 9 канала К поступает сигнал "3aпись 2", означающий, что слово информации из третьего буферного ре15 94369 ния 12 канала К переходит в состояние "Свободно".

Если происходит режим "Чтение" из второй магистрали, то по сигналу

"Запись 2" блок управления 9 канала з

К вырабатывает управляющие сигналы, поступающие во вторую 5 и третью 10 группы элементов И канала К и проис" ходят действия по записи во вторую магистраль, описанные выше. 1О

Таким образом, предлагаемое изобретение обладает более высоким быстродействием, чем известное поскольку в нем время выполнения перекрестного обмена имеет величину не более половины времени цикла магистрали.

В известном устройстве это время (в худшем случае) равняется времени цикла магистрали без времени одного такта магистрали. 20

Формула изобретения

1. Многоканальное устройство связи для вычислительной системы, со- 25 держащее объединенные в кольцо каналы и генератор тактовых импульсов, а в каждом канале два приемных регистра, два передающих регистра, четыре группы элементов И схему сравнения, зо блок управления, регистр состояния, регистр адреса и три буферных регистра, причем выход первого приемного регистра канала соединен с информационными входами первого передающего регистра канала, первого буферного регистра канала, с первым информаци-. онным входом схемы сравнения канала, выход первого передающего регистра канала соединен с информационным вхо- 4О дом элементов И первой группы канала, выход второго приемного регистра канала соединен с информационными входами второго передающего регистра канала, второго буферного регистра ка 45 нала, со вторым информационным входом схемы сравнения канала, выход второго передающего регистра канала соединен с информационным входом weментов И второй группы канала, выход реги=тра адреса канала соединен с третьим информационным входом схемы сравнения канала и с информационным входом третьего буферного регистра канала, выход третьего буферного регистра канала соединен с информационными входами элементов И третьей и четвертой групп канала, с первого по пятый выходы разрешения выдачи блока управления канала соединены с управляющими входами элементов И соответственно первой - четвертой групп канала и третьего буферного регистра канала, вход заверше" ния приема канала, запросный и установочный входы канала соединены соответственно со входом завершения приема блока управления канала, с запросным входом блока управления канала и с первым установочным входом регистра состояния канала, первый выход разрешения приема блока правления канала соединен с управяющим входом первого буферного регистра канала и с первым управляющим выходом канала, второй выход разрешения приема блока управления канала соединен с управляющим входом второго буферного регистра канала и со вторым управляющим выходом канала, выход удовлетворения запроса блока управления канала является третьим управляющим выходом канала, выход схемы сравнения канала соединен с запускающим входом блока управления канала, признаковый вход и гасящий выход блока управления канала соединены соответствен но с первым выходом и вторым установочным входом регистра состояния канала, синхронизирующие входы приемных, передающих регистров и регистров состояния каналов соединены с выходом генератора тактовых импульсов, выход элементов И первой и четвертой групп канала соединен со входом первого приемного регистра последующего канала, вход второго приемного регистра канала соединен с выходами элементов И второй и третьей групп предыдущего канала, выходы первого и второго буферных регистров канала и вход третьего буферного регистра канала являются соответственно первым, вторым информационными выходами канала и информационным входом канала, о тл и чающее с я тем, что, с целью повышения быстродействия, каждый канал содержит блок формирования на" правления записи и регистр константы, причем первый-- четвертый информационные и управляющий входы и выход блока формирования направления записи канала соединены соответственно с прямым и инверсным выходами регистра константы канала, с выходами регистра адреса канала и

17 943695 третьего буферного регистра канала, со вторым выходом регистра состояния канала и со входом переключения магистралей блока управления канала.

2 ° Устроиство ПО пе 1 у о т л и 5 .ч а ю щ е е с я тем, что блок формирования направления записи содер" жит два сумматора, шесть rpynn элементов И, группу элементов ИЛИ, четыре элемента И, три элемента задержки, о причем управляющий вход блока соединен с управляющими входами элемен-.. тов И первой и второй групп и со входом первого элемента задержки, выход которого соединен с первыми входами первого и второго элементов

И и со входом второго элемента задержки, выход которого соединен с управляющими входами элементов И третьей и четвертой групп и со входомтретьего элемента задержки, выход которого соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены с выходом блока, первый и второй информационные входы блока соединены с информационными входами элементов И соответственно пятой и шестой групп, выходы которых через группу элементов ИЛИ соединены с информационным входом элементов И четвертой группы, выход которой и выход элементов И третьей групп соединены соответственно с первым и вторым входами первого сумматора первый и второй вы1 зю ходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И, третий и четвертый информационные входы блока соединены с информационными входами элементов И соответственно первой и второй групп, выходы которых соединены соответственно с первым и вторым входами второго сумматора, информационный и первый, второй управ«

45 ляющие выходы которого соединены соответственно с информационным входом элементов И третьей группы и с вто"

18 рыми входами первого и второго элементов И, выходы первого и второго . элементов И соединены с управляющими входами элементов И соответственно пятой и шестой групп.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления канала содержит пять О-триггеров, три элемента И и элемент задержки, причем запускающий вход блока соединен с первыми входами первого, второго и третьего элементов И признаковый вход блока соединен со вторыми входами первого и второго элементов И, запросный вход блока соединен со вторым входом третьего элемента И, выход которого является выходом удовлетворения запроса блока, и с О-входом первого О-триггера, выход которого является пятым выходом разрешения выдачи блока, вход заверше" ния приема блока, выходы первого и второго элементов И блока являются гасящим выходом блока, выход первого элемента соединен с 9-входом второго

О-триггера, выход которого является вторым выходом разрешения выдачи блока, и вторым выходом разрешения приема блока, выход второго элемента И соединен с О-входом третьего О-триггера, выход которого является первым выходом разрешения выдачи блока, и первым выходом разрешения приема блока, вход переключения магистра- . ли блока соединен с О-входом четвер" того О-триггера и через элемент НЕ с О-входом пятого О-триггера, выходы пятого и четвертого О-триггеров являются соответственно третьим и четвертым выходами разрешения выдачи блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР и 734654, кл. G 06 F 3/04, 1980. . 2, Авторское свидетельство СССР

Н" 2907230/18-24, кл. G 06 F 3/94

1980 (прототип) .

943695

Составитель Ф.Шагиахметов

Редактор Л.Повхан Техред И.Гайду Корректор Л, Бокшан

Закаэ 110 55 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фипн1л ППП Патент, г. Ужгс род, ул. Проектная,