Микропрограммное устройство управления

 

ОП ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсииа

Социалистичесиии республик (ti) 943728 (61) Дополнительное к авт. свил-ву (22)Заявлено 13.10.80 (21) 3211743/18-24 с присоепинением заявки М (23) Приоритет

Опубликовано 15; 07. 82. Бюллетень М 26

Дата опубликования описания 17. 07. 82 (5! )М. Кл.

С 06 F 9/22

Ввуйарстввииыб июитвт

СССР ав авааи изюврвтеиий и открытий (53) УДK 681 32

° 5(088.8) (72) Авторы .изобретения

В. С. Харченко, А. П. Плахтеев, Г. Н. и С. Н. Ткаченко (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке микропрог раммных уст ройс тв уп равления высоконадежных в ыч идлитель ных и уп ра вляю5 щих систем.

Известно микропрограммное устройство управления (1 .

Недостатком этого устройства является низкая функциональная надежность, вызванная невозможностью реализации устройствами микрокоманд, при выполнении которых обнаружен устойчивый отказ. При обнаружении сбоев в этом устройстве осуществляется по-..>5 вторение соответствующих микрокоманд и если после определенного числа повторений сбой не устраняется, производится блокировка работы и переход в режим диагностирования. zo

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому является микропрограммное устройство управления, содержащее последовательно соединенные адресный регистр, первый дешифратор, первый запоминающий блок, буферный регистр, первый блок элементов И, выход которого соединен с первым входом адресного регистра, второй вход которого является входом кода операции устройства, а установочный вход соединен со вторым выходом первого запоминающего блока, третий и четвертый выходы которого соединены соответственно с первыми информационными входами счетчика микрокоманд и счетчика адреса, установочный вход которого соединен с управляющим входом первого дешифратора, выходом первого элемента И и установочным входом буферного регистра, второй вход которого соединен с выходом второго блока элементов И, первый вход которого является входом логических условий устройства, второй вход соеди-. нен с первым выходом второго запоми нающего блока, а третий - с его вто943728 рым и третьим выходами, четвертый выход второго запоминающего блока является выходом микроопераций устройства, а пятый. выход соединен со счетным входом счетчика микрокоманд, вы- З ходы которого через второй элемент И соединены с первыми входами первого и третьего элементов И, а через элемент HE — с первым входом четвертого элемента И, выход которого соединен с управляющим входом второго дешифратора, выход которого соединен со входом второго запоминающего блока; второй вход четвертого элемента И соединен с выходом генератора импуль- 15 сов, а через первый элемент задержки — со вторым входом первого элемента И и входом второго элемента задержки, выход которого соединен со вторым входом третьего элемента И, гб выход которого соединен со вторым входом первого блока элементов И j2) .

Недостатком указанного устройства является низкая функциональная надежность, обусловленная отсутстви- 25 ем воэможности самовосстановления работы при.устойчивом отказе одной из микрокоманд, отказе соответствующих цепей управления операционного блока или разрядов микроопераций за- щ поминающего блока

Целью изобретения является повышение функциональной надежности устройства.

Поставленная цель достигается тем, 5 что микропрограммное устройство управления, содержащее регистр адреса, два дешифратора, два блока памяти, буферный регистр, счетчик микрокоманд, . счетчик адреса, четыре элемента И, 4б два элемента задержки, генератор тактовых импульсов, два блока элементов

И, элемент НЕ, причем выход первого блока элементов И подключен к первому входу регистра адреса, второй .. 45 вход которого соединен с входом кода операции устройства, а установочный вход - с первым выходом первого блог, ка памяти, второй и третий выходы которого подклочены соответственно к информационным входам счетчика микрокоманд и счетчика адреса, установочный вход которого соединен с управляющим входом первого дешифратора, выходом первого элемента И и установочным входом буферного регистра, первый вход которого подключен к выходу второго блока элементов И, второй вход соединен с четвертым выходом первого блока памяти, адресный вход кoToрого подключен к выходу первого дешифратора, .вход которого соединен с выходом региСтра адреса, выход буферного регистра соединен с первым входом первого блока элементов И, второй вход которого подклочен к выходу второго элемента И, первый вход которого соединен с первым входом первого элемента И, а через элемент НЕ с первым входом третьего элемента И и с выходом четвертого элемента И, входы которого подклочены к выходам счетчика микрокоманд, счетный вход которого соеди нен с первым выходом второго блока памяти, второй выход которого подключен к. первому входу второго блока элементов И, второй вход которого подключен к входу логических условий устройства, а третий вход второго блока элементов И соединен с третьим и четвертым выходами второго блока памяти, пятый выход которого соединен с выходом микроопераций устройств ва, вход второго блока памяти соеди1 нен с выходом второго дешифратора, управляющий вход которого подключен к выходу третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов и через первый элемент задержки - с вторым входом первого элемента И, а выход первого элемента задержки соединен через второй элемент -задержки с вторым входом второго элемента И, дополнительно содержит счетчик эквивалентной последовательности, узел контроля четности, третий, четвертый, пятый и шестои блоки элементов И, блок элементов ИЛИ, пятый и шестой элементы

И, элемент ИЛИ и триггер, причем пя" тый выход второго блока памяти соединен с входом узла контроля, выход которого подклочен к первому входу элемента ИЛИ, второй вход которого соединен с входом отказа операционного блока устройства, а выход - с единичным входом триггера,. нулевой вход которого подключен к установочному входу счетчика эквивалентной последовательности и к шестому выходу второго блока памяти, третий и четвертый выходы которого соединены

1 соответственно с первыми входами третьего и четвертого блоков элементов

И. к вторым входам которых подключен ся закрытьии.

% 9437 седьмой выход второго блока памяти, а третьи входы соединены с единичньи выходом триггера, с инверсньи входом пятого элемента И, с первьи входом шестого элемента И, а также инверсным входом пятого блока элементов И и с первым входом шестого блока элементов И, второй вход которого подключен к выходу счетчика эквивалентной последовательности, а выход — к первому входу блока элементов ИЛИ, вто-. рой вход которого соединен с выходом пятого блока элементов И, вход которого подключен к выходу счетчика адреса, выход блока элементов ИЛИ сое- 1З динен с входом второго дешифратора, второй вход шестого элемента И соединен с входом пятого элемента И и с первьи выходом второго блока памят ти, выходы пятого и шестого элемен- 20 тов И соединены с счетными входами счетчиков адреса и эквивалентной последовательности соответственно, выходы третьего и четвертого блоков элементов И подключены к информацион- 2s ньи входам Вчетчика микрокоманд и счетчика эквивалентной последовательности соответственно.

Сущность изобретения состоит в повышении функциональной надежности за счет использования естественной информационной избыточности и восстановления выполняемой микропрограммы путем: реализации микрокоманд, при выполнении которых обнаружен отказ, 3$ в виде эквивалентных линейных последовательностей операционных микрокоманд; задания в свободном поле (формата) логических условий формата микрокаманд специальных кодов, по которым осуществляется переход к реализации эквивалентных последовательностей.

На чертеже представлена схема микропрограммного устройства управле45 ния.

Устройство содержит блок 1 элементов И, регистр адреса 2, вход 3 кода операций, дешифратор 4, блок 5 памяти (с полем 6 метки считывания ) с полем. 7 косвенного адреса, полем 8 начального адреса, полем 9 длины линейной последовательности блока 10 элементов И, вход 11 логических усло-. вий, буферный регистр 12, элемент

ИЛИ t3, вход 14 отказа операционного блока триггер 15, счетчик 16 микрокоманд, элемент И 17, элемент

НЕ 18, счетчик 19 адреса, блок 20

28 6 элементов И, блок 21 элементов И!М, дешифратор 22, блок 23 памяти с полем 24 метки ветвления, полем 25 микроопераций, полем 26 логических условий, полем 27 метки микрокоманд, полем 28 метки считывания, полем 29 метки конца последовательности, узел 30 контроля на четность, генератор 31 тактовых импульсов, элемент

И 32, элемент И 33, блок 34 элементов И, блок 35 элементов И, счетчик

36 эквивалентной последовательности, элемент И 37, блок 38 элементов И, элемент 39 задержки, элементы И 40, 41, элемент 42 задержки, выход 43 микрокоопераций устройства.

Устройство работает следующим образом.

В исходном состоянии все элементы памяти обнулены, а в регистр 2 записан начальный адрес (код операции). Тактовый импульс от генератора 31 проходит через открытый элемент И 37 на вход дешифратора 4 и из блока 5 считывается первая адресная микрокоманда. Регистр 2 обнуляется, в буферный регистр 12 записывается косвенный адрес очередной Иикрокоманды, в счетчик адреса записывается начальный адрес первой линейной последовательности, а в счетчик 16 микрокоманд - код ее длины В результате единичный сигнал на выходе weмента И 17 исчезает, а элемент И 32 открывается.

Тактовые импульсы от генератора 31 через элемент И 32 поступают на дешифратор 22 и из блока 23 считываются операционные микрокоманды, которые поступают на выход 43. При этом сигналы с поля 28 уменьшают содержимое счетчика 16 и увеличивают содержимое счетчика 19, проходя через элемент

И 33. Адрес очередной операционной микрокоманды поступает со счетчика

19 через блок элемента И 20. Элемен» ты И 40, 34, 35 и 38 при этом остаютПри считывании микрокоманд ветвле 1 ния код логических условий из поля 26 передается на вход блока 10 элементов И и осуществляет модификацию адреса, хранимого регистром 12. После считывания последней микрокоманды происходит обнуление счетчика 16 и на выходе элемента И 17 появляется единичный сиянал. По импульсу, проходящему через элемент 42 задержки

Формула изобретения

7 9437 и от к рытый элемент И 41, и ро исходит передача кода из буферного регистра

12 в адресный регистр 2 через блок 1 элементов И. Следующий тактовый импульс от генератора 31 поступает через элемент 39 задержки на выход элемента И 37 и производит обнуление счетчика 19 адреса, буферного регистра 23, а также считывание очередной адресной синхрокоманды из блока 5. 1О

После этого обнуляется регистр 2 сигналом с поля 6 и закрывается элемент И 41 вследствие записи информа.ции в счетчик 16. В результате, импульс через элемент И 41 не проходит 15 и далее осуществляется считывание информации из блока 23 в соответствии с описанным выше алгоритмом.

Рассмотрим работу устройства при обнаружении отказа после считывания zo операционной микрокоманды. Сигнал отказа в этом случае формируется элементом ИЛИ 13 либо вследствие появления сигнала на входе 14, который свидетельствует об отказе цепей опера- 25 ционного блока, задействованных при выполнении данной микрокоманды, либо в результате обнаружения отказа в разрядах микроопераций узлом 30 контроля на четность. По сигналу от эле- 30 мента ИЛИ 13 триггер 15 устанавливается в единичное состояние, закрывая элементы И 33 и 20 и открывая элемен, ты И 40,34,35 и 38. По метке, записанной в поле 27, информация из поля

26 через блоки элементов 35, 38 поступает в счетчики 16, 19 соответст-: венно. При этом в счетчике 16 записывается код удлинения последовательности, а в счетчике 36 начальный адрес эквивалентной последовательности.

По очередному тактовому импульсу из блока 23 считывается первая микрокоманда эквивалентной последовательности, операционная часть которой поступает на выход 43 устройства.

Сигналом с выхода 28 осуществляется увеличение содержимого счетчика 36 эквивалентной последовательности и

50 уменьшение содержимого счетчика 16 микрокоманды на единицу. Последней микрокоманде соответствует единич-. ный сигнал на выходе 29 блока 23, которым обнуляется счетчик 36 и триггер 15;

В результате в счетчике 19 формируется адрес микрокоманды, следующей за микрокомандой, которая была заменена эквивалентной последовательностью.

Таким образом, устройство отличается высокой функциональной надежностью, которая обеспечивается способностью устройства восстанавливать искажение микропрограммы, используя информационную избыточность.

Микропрограммное устройство управления, содержащее регистр адреса, два дешифратора, два блока памяти, буферный регистр, счетчик микрокоманд, счетчик адреса, четыре элемента И, два элемента задержки, генератор тактовых импульсов, два блока элементов

И, элемент НЕ, причем выход первого блока элементов И подключен к первому входу регистра адреса, второй вход которого соединен с входом кода операции устройства, а установочный входс первым выходом первого блока памяти, второй и третий выходы которого подключены соответственно к информационным входам счетчика микрокоманд и счетчика адреса, установочный вход которого соединен с управляющим входом первого дешифратора, выходом первого элемента И и установочным входом буферного регистра, первый вход которого подключен к выходу второго блока элементов И, второй вход соединен с четвертым выходом первого блока памяти, адресный вход которого подключен к выходу первого дешифратора, вход которого соединен с выходом регистра адреса, выход буферного регистра соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу второго элемента И, первый вход которого соединен с первым входом первого элемента И, а через элемент НЕ с" первым входом третьего элемента И и с выходом четвертого. элемента И, входы которого подключены к выходам счетчика микрокоманд, счетный вход которого соединен с первым выходом второго блока памяти, второй выход которого подключен к первому входу второго блока элементов И, второй вход которого подключен к входу логических условий устройства, а третий вход второго блока элементов И соединен с третьим и четвертым выходами второго блока памяти, пятый выход которого соеди9 9437 нен с выходом микроопераций устройства, вход второго блока памяти соеди нен с выходом второго деаифратора, управляющий вход которого подключен к выходу третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов и через первый элемент. задержки - с вторым входом первого элемента И,. а выход первого элемента задержки соединен IO через второй элемент задержки с вторым входом второго элемента И, о тл и ч à ю щ е е с я тем, что, с це.". лью повыаения надежности, дополнительно содержит счетчик эквивалентной fS последовательности, узел контроля четности, третий, четвертый, пятый и аостой блоки элементов И, блок элементов И1М, FlRTblA и шестой элементы И, элемент ИЛИ и триггер, причем пятый щ выход второго блока памяти соединен с входом узла контроля, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соеди:, нен с входом отказа операционного ф блока устройства, а выход " с единичным входом триггера, нулевой вход которого подклочен к установочному входу счетчика эквивалентной последовательности и к аестому выходу вто-Е рого блока памяти, третий и четвертые выходы которого соединена соответственно с первыми входами третьего и четвертого блоков элементов И, к вторым входам которых подключены седьмой выход второго блока памяти, 28 10 а третьи входы соединены с единичным выходом триггера, с инверсным входом пятого элемента И, с первым входом шестого элемента И, а также с инверсным входом пятого блока элементов

И я с nepal входом шестого блока элементов И, второй вход которого подключен к выхЬду счетчика эквива-; лентной последовательности, а выходк первому входу блока элементов ИЛИ, второй вход которого соединен с выходом пятого блока элементов И, вход которого подключен к выходу счетчика. адреса, выход блока элементов ИЛИ соединен с входом второго дешифратора второй вход шестого элемента И .соединен с входом пятого элемента И и с первым выходом второго блока памяти, выходы пятого и шестого элементов И соединены с счетными входами счетчиков адреса и эквивалентной последовательности соответственно

) выходы третьего и четвертого блоков элементов И подклочены к информационным входам счетчика микрокоманд и счетчика эквивалентной последовательности соответственно.

Источники .информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке It 2806113/18-24, кл. С 06 Р 9/22, 1979.

2. Авторское свидетельство СССР

It. 482744, кл. G 06 F 9/22,- 1972 .(прототип).

943728

Составитель Л. Логачева

Ре8актор А. Долинич Техреду N. Рейвес Корректор У. Пономаренко, Заказ 5111/56 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва 3 35 Раушская наб. g. 4/5

Филиал ППП "Патейт", г. Ужгород, ул. Проектная,