Устройство для преобразования временных интервалов в двоичный код

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<» 945980

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. саид-ву (5l)N. Кд.

Н 03 К 13/20 (22) Заявлено 02.12.80 (23) 3210569/18-21 с присоединением заявки РЙ (23) Приоритет

Ркударстееиый квинтет.СССР во делам изобретение и отхрмткк

Опубликовано 23,07,82. Бк>ллетень М 27

Дата опубликования описания 23.07.82 (53) УЙК 681.325..3(088.8) (72) Авторы изобретения

С. Г. Андросенко, И. М. Власов, В. А. Ландык и А. А, Морозов

1 Ордена Ленина институт кибернетики АН Украинс и CCP

Лвааааа*. = (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ

ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОД

Изобретение относится к электронным дискретным устройствам систем автоматики, телемеханики, вычислительной техники и связи и может быть использовано в системах сбора, обработки и передачи многоканального потока информации.

Известно устройство для преобразования временных интервалов в двоичный код, содержащее код управления, генератор тактовых импульсов, подключенные к его выходу счетчики, блок вывода информации и логические элементы (1 .

Работа этого устройства основана на подсчете числа периодов генератора тактовых импульсов в измеряемые nnephaлы времени и представлении полученного числа в двоичном коде, однако оно не может обеспечить надежный прием и достоверную регистрацию поступающих с переменной интенсивностью мощных потоков данных, когда скорость поступления и объем информации значительно пре вышает пропускную способность средств образки, и поэтому они не могут быть

2 использованы в современных системах вйчислительной техники, предназначенных для приема и обработки данных, поступающих к ним по каналам связи от множества отдаленных терминалов.

Известно устройство gns преобразования временных интервалов в двоичный .код для процессора сбора, обработки и передачи многоканального потока информации, которое содержит процессор, входящие.в состав процессора блок управления и блок памяти, а также схему сравнения, регистр адреса массива двоичных кодов, подключенный выходом к входу блока памяти процессора, буферный регистр и счетчик с дешифратором на выходе Г2).

Недостатком известного устройства является отсутствие в нем средств для предотвращения ошибок, возникающих вследствие дробления кодовых посылок (а значит и соответствующих им временных интервалов) при передаче информации по каналам связи. Вследствие этого ложные иеменения состояния канала вос3 94898 принимаются устройством как истинные, что приводит к неверному принятию решения о значении единиц информации, содержащихся в дробпеных временных интервалах.

Наиболее близким по технической сущности является устройство для преобразования временных интервалов в двоичный код, содержащее блок управления с генератором тактовых импульсов на вхо- 1О де, регистр адреса, подключенный к входу блока памяти, регистр числа, блок вычитания, сумматор, блок скорости канала и блок вывода информации, в состав которого входят сдвиговый регистр (p ный регистр) и счетчик с дешифратором на выходе, причем первый выход блока управления подкпючен к входу регистра адреса и к первому входу регистра числа, второй вход которого соединен с выходом блока памяти, а также блок дополнения до бита, блок остатка преобразования, блок временного интервала и схема сравнения. Блок управления, генератор тактовых импульсов, блок памяти, регистр числа, блок вычитания и сумматор входят в состав процессора (33 .

Недостатком этого устройства является низкая достоверность преобразования в случае, если краевые искажения и/или дробление кодовых посылок таково, что длительность принятых временных интервалов отличается от длительности передаваемых (идеальных) кодовых посылок более, чем на половину длительности бита. Кроме того, известное устройство, в процессе преобразования производит большое количество операций, что связано с необходимостью сравнения между собой величин временного интервала, 4С дополнения до бита и остатка преобразования и с принятием тех или иных решений в зависимости от результатов сравнения. Это ограничивает быстродействие устройства.

Uem. изобоетения - повьпцение досто

45 верности преобразования и быстродействия устройства, Поставленная цель достигается тем, что в устройство для преобразования временных интервалов в двоичный код, содержащее блок управления, первый вход которого соединен с выходом генератора тактовых импульсов, регистр адреса, выход которого подключен к входу блока памяти, регистр числа, блок вычитания, сумматор, блой скорости канала и блок вывода информации, первый выход блока управления подключен к входу регистра

О .1 адреса и к первому входу регистра числа, второй вход которого соединен с выходом бпока памяти, введены регистр времени, вычитающий счетчик, два коммутатора, элемент ИЛИ и элемент И, причем второй выход блока управления соединен с первыми входами коммутаторов и элемента ИЛИ, вторые входы которых подключены к третьему выходу бдока управления, четвертый выход которого подключен к первым входам блока вычитания и вычитающего счетчика, а пятый — к первому входу элемента И, второй- вход которого соединен с выходом генератора тактовых импульсов, а выход — с вторым входом вычитающего счетчика и первым входом блока вывода информации, второй вход которого подключен к первому выходу регистра числа, второй выход которого соединен с третьим входом первого коммутатора и с вторым входом блока вычитания, выход которого подключен к третьему входу вычитающего счетчика, а третий вход — к выходу регистра времени и четвертому входу первого коммутатора, второй вход блока управления соединен с выходом вычитающего счетчика и с третьим входом второго коммутатора, четвертый вход которого подключен к выходу блока скорости канала, выходы первого и второго коммутаторов подключены соответственно к первому и второму входам сумматора, третий вход которого соединен с выходом элемента ИЛИ и первым входом регистра времени, второй вход которого соединен с выходом сумматора.

На чертеже представлена блок-схема устройства для преобразования временных интервалов в двоичный код.

Устройство содержит блок 1 управления, генератор 2 тактовых импульсов, регистр 3 адреса, блок 4 памяти, регистр

5 числа, сумматор 6, регистр 7 времени, вычитающий счетчик 8, блок 9 вычитания, блок 10 скорости канала, два коммутатора 11 и 12, элемент И 13, элемент ИЛИ 14 и блок 15 вывода информации, содержащий сдвиговый регистр

16, счетчик 1 7, дешифратор 18, ключевой элемент 19, вход 20 пуска, выходы

21-25 блока 1 управления, второй вход

26 блока, 1 управления.

Блок 1 управления представляет собой конечный автомат, работающий от генератора 2 тактовых импульсов и содержащий, как правило счетчик, дешифратор и распределитель импульсов или же

5 9459 группу триггеров и связанных с ними логических элементов

Блок 10 скорости канала может быть выполнен в виде регистра, в котором хранится кодовая константа, отображающая представленную дополнительным кодом половину длительности бита и

Я хврактеризу кщая скорость передачи данных по каналу связи.

Л»

На чертеже двойными линиями обозна- 1й чены шины передачи данных, одинарными « линии передачи управлякщих сигналов.

Устройство работает следукщим об. разом;

В блок 4 памяти предварительно заносят принятые по каналу связи данные в виде кода состояния канала в сопровождении кода текущего времени, отобража- ющего моменты, изменения состояния канала. При этом масштаб отсчета време-2а ни всегда можно выбрать таким, чтобы время было представлено в битах и долях бит.

По команде. Пуск, подаваемой на вход 20 блока 1 управления, последний посылает последовательно по тактам уп-. равлянлцие сигналы на соответствующие входы блоков устройства.

Первый управлякщий сигнал поступает с выхода 21 блока 1 управления на пер- 30 вый вход регистра 3 адреса и регистра

5 числа, в результате чего по адресу, хранящемуся в регистре 3 адреса, из блока 4 памяти в регистр 5 числа переписывается код времени 11 изменения

35 состояния канала и код состояния ("0" или "1"), предшествукщего этому изменению. В это же время происходит модификация адреса в регистре 3. Затем блок 1 управления осуществляет безусловный переход во второе состояние, и управлякщий сигнал поступает с его выхода 22 на первые (управлякнцие) входы коммутаторов 11 и 12 и через элемент

ИЛИ 14 — на управляющие входы (третий) сумматора 6 и (первый) регистра 7

45 времени, в результате чего через коммутаторы 11 и 12 — на информационные входы (первый и второй) сумматора 6 из регистра S числа поступает код первого значения времени t< изменения сос5О тояния канала, а из блока 10 скорости канала — код (дополнительный), отображакщий отрицательное значение половины длительности бита (- — ), и реэульht тат Т =1 - а с выхода сумматора 6

1 1 т заносится в регистр 7 времени.

После этого блок 1 управления осуществляет безусловный переход в третье

80 6 состояние, и управляющий сигнал с его выхода 21 снова поступает на входы регистра 3 адреса и регистра 5 числа, в результате чего по очередному адресу иэ блока 4 памяти в регистр 5 числа переписываются данные о втором време» ни изменения состояния канала и о состоянии канала, предшествующем этому изменению.

Далее блок 1 управления осуществляет безусловный переход в четвертое состояние и с его выхода 23 на входы счетчика 8 и блока 9 вычитания поступает сигнал, по которому блок 9 определяет разницу между значением времени и Т„ / поступившими на его информациойные входы соответственно Йз регистра5 числа и регистра 7 времени. Белая часть Мч числа, полученного в результате атой операции, отображакйцая выраженную в битах длительность истинной кодовой посылки, заносится в счетчик 8, с выхода которого эти данные поступают нв третий информационный вход коммутатора

12 и на вход 26 блока 1 управления.

Если Й„=О, что может быть только

: при условии Ь - 4 — и свидетельствув1

i+1 ет о дроблении кодовой посылки (истинного временного интервала), то блок 1 управления возвращается в третье состояние, и повторяется уже описанный цикл операций со следующей группой данных, извлеченных по очередному адресу из блока 4 памяти.

Если М;» 1, то блок 1 управления. переходит в пятое состояние. При этом управлякаций сигнал с его выхода 25 посыпает,на вторые входы коммутаторов 11 и 12 и через элемент ИЛИ 14 - на вхо.ды сумматора 6 и регистра 7 времени.

В результате этого через коммутаторы

11 и 12 на входы сумматора 6 иэ ре-. гистра 7 времени постуйает код времени Т, а из счетчика 8 — код целого числа М1 отображающего длительность первого истинного временного интервала. Результат суммирования Т . Т й1 заносятся в регистр 7 времени.

Он отображает значение времени, соответствующего середине последнего бита первого временного интервала (первой кодовой посылки).

В общем случае значение времени

Т 1=Т i й„соответствует середине последнего бйта 3 -ой кодовой посылки.

Далее блок 1 управлении осуществляет безусловный переход в шестое состоям ние, и через его выход 24 на вход элемента И 13 поступает сигнал, рвз7 9459 решакщий прохождение тактовых импульсов генератора 2 на счетный вход счетчика 8 и на сдвигаюший -вход регистра

1 6 и вход двоичного счетчика 17 блока

15 вывода информации.

Каждый из этих тактовых импульсов сдвигает влево на один разряд содержимое регистра 16 и при этом в его младший разряд заносится бит, значение ("0" или "1 ") которого соответствует сос- щ тоянию канала, зафиксированному в регист-, ре 5 числа.

B то же время каждый тактовый импульс увеличивает на единицу содержимое двоичного счетчика 17 и уменьшает на 15

1 единицу содержимое счетчика 8.

Как только содержимое счетчика 8 станет равным нулю, блок 1 управления возвращается в третье состояние, после чего повторяется уже описанный цикл 2О операций со следующей группой данных, извлеченных по очередному адресу из блока 4 памяти, Таким образом, число тактовых импульсов генератора 2, поступивших на 25 управляюший вход блока 15 вывода информации, а значит и число бит, зарегистрированных в сдвиговом регистре 16 за один цикл, равно М; .

Когда сдвцговой регистр 16 блока щ

15 вывода информации полностью заполня ется, счетчик 17 переполняется, и на всех его выходах (на чертеже они обозначены одн йлинией) появляется "0", в результате чего на выходе дешифратора

18 появляется сигнал, открываюший ключевой элемент 19, через который полученные в результате преобразования данные

v выводятся из устройства.

Таким образом, предлагаемое уст- 4а ройство, благодаря введению в него вычитающего счетчика, регистра времени, двух коммутаторов, элемента И, элемента ИЛИ и новых связей, позволяет, в отличие от известных устройств, отсчиты- 4> вать единицы информации не от границ кодовых посылок, более всего подверженных искажениям, а от середины бит, где вероятность искажений минимальна, что на 30-80% (в зависимости от интенсивности помех в канале связи) повышает достоверность обрабатываемой информации.

При этом в предлагаемом устройстве отсутствуют операции, связанные с оцен55 кой дробной части числа, отображающего длительность реальных (т.е. имеюших искажения) временных интервалов. Вследствие этого на 20ioо повьппается быстро80 8 действие устройства по сравнению с известным устройством С33

Повышение достоверности обрабатываемой информации уменьшает число переспросов и повторных передач данных по каналам связи, что так же, как и повышение быстродействия устройства, приводит к зкономии машинного времени, которая в сумме составляет не менее 20 .:

Формула изобретения

Устройство для преобразования временных интервалов в двоичный код, содержашее блок управления, первый вход которого соединен с выходом генератора тактовых импульсов, регистр адреса, выход которого подключен к входу блока памяти, регистр числа, блок вычитания, сумматор, блок скорости канала, и блок вывода информации, первый выход блока управления подключен к входу регистра адреса и к первому входу регистра числа, второй вход которого соединен с выходом блока памяти, о т л и ч а ю— ш е е с я тем, что, с целью повышения достоверности преобразования и быстродействия устройства, в него введены регистр времени, вычитакщий счетчик, два коммутатора, элемент ИЛИ и элемент

И, причем второй выход блока управления соединен с первыми входами коммутаторов и элемента ИЛИ, вторые входы которых подключены к третьему выходу блока управления, четвертый выход которого подключен к первым входам блока вычитания и вычитаюшего счетчика, а пятый — к первому входу элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход - с вторым входом вычитаюшего счетчика и с первым входом блока вывода информации, второй вход которого подключен к первому выходу регистра числа, второй выход которого соединен с третьим входом первого коммутатора и с вторым входом блока вычитания, выход которого подключен к третьему входу вычитающего счетчика, а третий вход — к выходу регистра времени и четвертому входу третьего коммутатора, второй вход блока управления соединен с выходом вычитаюшего счетчика и с третьим входом второго коммутатора, четвертый вход которого подключен к выходу блока скорости канала, выходы первого и второго коммутаторов подключены соответственно к первому и второму вхоpa сумматора, третий вход которого

945980

ВНИИПИ Заказ 5349/74 Тираж 959 Подписное

Филиап ППП Патент, r. Ужгород, ун. Проектная, 4 соединен с выходом элемента ИЛИ и первым входом регистра времени, второй вход которого соединен с выходом сумматора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Л 218545, кл. Н 03 К 13/20, 1967.

2. Патент США N 3311889, кл. Н 03 К 13/20, 1969.

3. Авторское свидетельство СССР

N." 497725, кл. Н 03 К 13/20, 1972.