Устройство диспетчеризации вычислительной системы

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<1951316 (61) Дополнительное к авт. сеид-вуИ11 М.К . (22) Заявлено 100380 (21) 2927241/18-24 с присоединением заявки №

G .06 F 15/00

Государственный комитет

СССР по делам изобретений и открытий (23),Приоритет

Опубликовано 15.08.82. Бюллетень ¹ 30

Дата опубликования описания 150882

1з31УДК 681 ° 3 . (088.8) В.А. Титов, В.Л. Гайдуков, С.В. Наз и В.П. Неверов (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДИСПЕТЧЕРИЗАЦИИ ВЫЧИСЛИТЕЛЬНОИ

СИСТЕМЫ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств диспетчеризации высокопроизводительных многомашинных вычислительных систем.

Известны устройства диспетчеризации, содержащие регистр приращений, коммутатор, регистр управления, дешифратор, по числу управляемых вычислительных машин в системе группы элементов И (1) .

Недостатком известного устройства является отсутствие возможности обеспечения оперативного обмена информацией по инициативе управляемых вычислительных машин, из-за чего в .системе могут возникать потери ма шинного времени.

Наиболее близким по технической сущности к изобретению является устройство, содержащее регистр приращений, регистр управления, . первый дешифратор, первый элемент

ИЛИ, группу элементов ИЛИ и N узлов формирования сигналов состояния (N — число управляемых вычислительных машин), содержащих триггер"запроса, регистр состояния, регистр приоритета, схему сравнения и группу элементов И, причем вход регистра приращений подключен к входу кода настройки устройства, выход регистра приращений соединен с ннфор5 мационным входом коммутатора, управляющий вход которого подключен к стробирующему входу устройства, выход коммутатора соединен с информационным входом регистра управления, управляющий вход которого подключен к управляющему входу устройства, выход регистра управления соединен с входом первого дешифратора, выход которого является первым выходом устройства, входы регистров состояния соединены с первой группой кодовых входов устройства, единич-. ные входы триггеров запросов являются установочными входами устройства, нулевые входы триггеров sanpocos соединены с выходами соответствующих схем сравнения, входы регистров приоритета являются второй группой кодовых входов устройства, выходы регистров приоритета соединены с первыми входами схем сравнения и первыми входами элементов И групп, вторые и управляющие входы которых соединены соответственно с выходами регистров состояния н выходами схем сравнения, а выходы — с входами эле951316

45 ментов ИЛИ группы, выходы которых подключены к группе управляющих выходов устройства, выходы триггеров запросов соединены с управляющими входами схем сравнения, входы первого элемента HJIH соeäèíåíû с выходами 5 триггеров запросов (21 .

Недостаток этого устройства состоит в том, что для идентификации вычислительной машины — инициатора запроса на обмен информацией — не- 10 обхадимо машинное время управляющей вычислительной машины, что в свою очередь ведет к снижению эффективного быстродействия вычислительной системы.

Цель изобретения — расширение . функциональных возможностей устройства за счет исключения временных потерь в вычислительной системе на идентификацию вычислительной машины — инициатора обмена информацией.

Поставленная цель достигается тем, что в устройство введены управляющий триггер, генератор тактовых импульсов, элемент И, счетчик им- 25 пульсов, второй дешифратор и второй элемент ИЛИ, причем выход первого элемента ИЛИ соединен с единичным входом управляющего триггера, нулевой вход которого соединен с выходом второго элемента ИЛИ, выход управляющего триггера соединен с управляющим входом элемента И, информационный вход которого соединен с выходом генератора тактовых импульсов, а выход — с входом счетчика им- З5 пульсов, выход которого соединен с входом второго дешифратора и с вторыми входами схем сравнения, выходы которых соединены с входами второго элемента ИЛИ, выход второго дешиф- 40 ратора является вторым выходам устройства, управляющий вход второго дешифратора подключен к командному входу устройства.

Введение дополнительных узлов позволяет расширить функциональные возможности устройства за счет исключения потерь времени управляющей вычислительной машины, связанных с идентификацией вычислительной машины — инициатора обмена информацией, что в свою очередь существенно повышает эффективное быстродейст" вие вычислительной системы.

На чертеже приведена структурная схема устройства диспетчеризации вычислительной системы.

Устройство содержит регистр приращений 1, коммутатор 2, регистр управления 3, первый дешифратор 4, N узлов 8 формирования сигналов состояния, каждый из которых включает триггер запроса 9, регистр состояния

10, регистр 11 приоритета 11, схему сравнения 12 и группу элементов И 13, первый элемент ИЛИ 14, управляющий 65 триггер 15, генератор тактовых импульсов 16, элемент И 17, счетчик импульсов 18, второй дешифратор 19, второй элемент ИЛИ 21, группу элементов ИЛИ 22 и группу элементов

И 23. Кроме того на схеме показаны

N групп элементов И 5 (индексы обозначают номера управляемых вычислительных машин 6), управляющая ВМ 7, элементы ИЛИ 20, Работа устройства диспетчеризации вычислительной системы происходит следующим образом.

В исходном положении триггеры 9 и 15, триггеры регистра 10 и счетчика 13 находятся в нулевом состоянии, что свидетельствует об отсутствии запросов на обмен информацией со стороны управляемых BM. Ha регистрах

11 находятся коды номеров ВМ, эти коды указывают на приоритетность ВМ, причем при функционировании вычислительной системы приоритетность

BM может меняться.

Обмен информацией между управляющей BM 7 и управляемыми BM б по. инициативе управляющей ВМ 7 осуществляется путем занесения команд настройки в регистр приращений 1, Состояние регистра 1 определяет режим работы УВМ 7 по обращению к оперативной памяти ВМ б. Регистр

1 содержит несколько характерных участков, число которых зависит от количества различных причин обращения к памяти: чтение операндов, запись результатов и других обращений к оперативной памяти ВМ б. Информация о состоянии регистра 1 через коммутатор 2 в промежутки времени, определяемые работой УВМ 7, поступает на вход регистра 3. По сос-. таянию регистра 3 дешифратор 4 на одном из своих выходов вырабатывает управляющий сигнал, который подается на управляемые входы элементов 5 соответствующей ВМ 6. Код адреса обращения через вторые элементы И 5 поступает в регистр адреса оперативной памяти соответствующей

ВМ б. Первые элементы И 5 обеспечивают обмен информацией при обращении УВМ 7 к оперативной памяти BM 6, а третьи элементы И 5 осуществляют передачу синхронизирующих и управ— ляющих сигналов между УВМ 7 и BM б для перехода на системный режим работы без нарушения процесса вычислений в них.

Обмен информацией по инициативе одной из BM б с УВМ 7 осуществляется следующим образом. При окончании решения очередной задачи или при другом виде запроса на обмен информацией сигнал о необходимости такого обмена посылается ВМ 6 на единичный вход триггера 9, который устанавливается в единичное состояние. Кроме

951316

Формула и з о бр ет ен и я

20 гистр приращений, коммутатор, регистр управления, первый дешифратор, первый

25 элемент ИЛИ, группу, элементов ИЛИ и

N узлов формирования сигналов состояния (N — число управляемых вычислительных машин), содержащих триггер запроса, регистр состояния, регистр приоритета, схему сравнения и группу элементов И, причем нход регистра в приращений подключен к входу кода настройки устройства, выход регистра приращений соединен с информационным входом коммутатора, управляющий вход которого подключен к стробирующему входу устройства, выход коммутатора соединен с информационным входом регистра упранления, управляющий вход которого подключен к управляю40 щему входу устройства, выход регистра управления соединен со входом первого дешифратора, выход которого является первым выходом устройства, входы регистров состояния соерюнены

45 с neрвой группой кодовых входов устройства, единичные входы триггеров запросов являются установочными входами устройства, нулевые входы триггеров запросов соединены с вы50 ходами соответствующих схем сравнения, входы регистров приоритета являются второй группой кодовых входов устройства, выходы регистров приоритета соединены с первыми входами схем сравнения и перными входами элементов И групп, вторые и управляющие входы которых соединены соответственно с выходами регистров состояния и выходами схем сравнения, а выходы — со входами элементов ИЛИ группы, выходы которых подключены к группе управляющих выходов устройства, выходы триггеров запросов соединены с управляющими входами схем сравнения, входы первого. зле65 того, на регистр 10 от этой же BM поступает код операции обмена: решена очередная задача, требование ввода-вывода информации, сигналы от системы контроля ВМ и др. Далее сигнал о наличии запроса с выхода триггера 9 поступает на управляющий вход схемы сравнения 12 и через элемент

ИЛИ 14 на единичный вход триггера 15.

Переход триггера 15 в единичное состояние обеспечивает появление высокого потенциала на управляющем входе элемента 17, после чего импульсы с выхода генератора 16.тактовых импульсов поступают через элемент 17 на вход счетчика 18. Код с выхода счетчика поступает на вход дешифратора 19 и первые входы схем сравнения 12, на вторые входы которых поступают коды с регистров 11 приоритета (например, порядковый номер

BM в вычислительной системе). При наличии запроса на обмен с данной

BM 6 и при достижении на выходе счетчика 18 соответствующего кода на выходе одной из схем сравнения

12 появляется высокий потенциал, который поступает на нулевой вход триггера 9 и через элемент ИЛИ 21 на нулевой вход триггера 15, а также на управляющий вход группы элементов И 13, в результате чего через элементы 13 и 22 информация с выходо регистров 11 приоритета и регистра состояния 10 поступает на вход управ ляющей BM 7. Одновременно с переходом триггера 15 в нуЛевое состояние прекращается подача счетных импульсов с выхода генератора 16 через элемент 17 на вход счетчика 18.

УВМ 7 анализирует принятую информацию и принимает решение об изменении программы работы вычислительной системы, записаннон в регистре 1. Для этого УВМ 7 подает разрешающий сигнал на управляющий вход дешифратора 19 (в случае немедленной реакции на требование обмена информацией со стороны ВМ 6), в результате чего обеспечивается оперативная связь BN 6 и УВМ 7 через элементы И 5. В том случае, если немедленный обмен информацией между

УВМ 7 и ВМ 6 по инициативе BN 6 нецелесообразен, УВМ 7 подает управ— ляющий сигнал на элемент 23, в результате чего информация с выхода элемента 22 через элемент 23 записывается на регистр управления 3.

По этому коду в дальнейшем обеспечивается обмен информацией между

ВМ 6 и УВМ 7 по инициатине ВМ 6. Пос ле обслуживания запроса на обмен информацией по инициативе BM 6 управляющая вычислительная машина 7 сбрасынает в нулевое (исходное),состояние счетчик импульсов 18.

Таким образом, устройство диспетчеризации обеспечивает параллельную работу BM 6 при гибкой оперативной организации управления, которая достигается за счет исключения потерь машинного времени, связанного с организацией двухстороннего обмена информацией. При этом устройство обеспечивает повышение эффективного быстродействия ВС при незначительных дополнительных аппаратурных затратах. Указанные качества устройства диспетчеризации вычислительной системы способствуют эффективному его применению при решении совокупности задач управления объектами и технологическими процессами.

Устройство диспетчеризации вычислительной системы, содержащее ремента ИЛИ соединены с выходами триг951316

Составитель В. Латышев

Редактор К. Волощук Техред Т.Фанта Корректор Г. Огар о

Заказ 5951/56 Тираж 7 31 Подписное

ВНИИПИ Государственного комИтета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 геров запросов, о т л н ч а ю щ е е-i с я тем, что, с целью повышения быстродействия устройства, в него введены управляющий триггер, генератор тактовых импульсов, элемент

И, счетчик импульсов, второй дешиф- 5 ратор и второй элемент ИЛИ, причем выход первого элемента ИЛИ соединен с единичным входом управляющего триггера, нулевой вход которого соединен с выходом второго элемента HJIH вы- 1Q ход управляющего триггера соединен с управляющим входом элемента И, информационный вход которого соединен с выходом генератора тактовых импульсов, а выход — с входом счетчика импульсов, выход которого сое- I динен с входом второго дешифратора и с вторыми входами схем сравнения, выходы которых соединены с входами второго элемента ИЛИ, выход второго дешифратора является вторым выходом устройства, управляющий вход второго дешифратора подключен к командному входу устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 533928, кл. G 06 F 15/16, 1975.

2. Авторское свидетельство СССР

9 809194, кл. G 06 F 15/16, 1979.