Устройство для сопряжения двух вычислительных машин

 

Союз Советскик

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (iii955019 (6! ) Дополнительное к авт. с вид-ву (22) Заявлено 15. 01. 81 (21) 3237583/18-24 с присоединением заявки М (23) Приоритет (51)М. Кл.

G Об F 3/04 ЬеударсткиаыН каэвтет

СССР аа делан изобретений и открытий

Опубликовано 30. 08. 82. Бюллетень М 32

Дата опубликования описания 02. 09 . 82 (53) УЙК 681. 3 (088,8) (72) Автор изобретения

В. А. Титов (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

ВИЧИСЛИТЕЛЬНЫХ МАНИН

Изобретение относится к вычислительной технике и может быть использовано при разработке высоконадежных адаптивных вычислительных систем с повышенными требованиями к живучести системы и к достоверности получаемых результатов.

Известно устройство сопряжения в вычислительной системе, состоящей из двух вычислительных машин с блоками дополнительных регистров общего назначения и вентильными группали, схемы сравнения и счетчика сбоев. Система позволяет повторить только одну сбившуюся команду (13.

Недостатком этой системы является то, что ее вычислительные машины не могут функционировать в автономном режиме, а в режиме сравнения резуль- zo татов при обнаружении сбоя (отказа) в одной из вычислительных машин не идентифицируется сбившаяся (отказавшая) маши на.

Наиболее близким к предлагаемому является устройство управления дуплексной системой, содержащее схему сравнения, триггер режима работы„элемент И, элемент ИЛИ, два блока элементов ИЛИ, дешифратор, восемь блоков элементов И, два элемента И-НЕ, вйходы которых соответственно подсоединены к первым входам первого и второго элементов И, каждый из двух выходов дешифратора подсоединен к первым входам второго и третьего блоков элементов И и к первому входу второго элемента И" НЕ, выходы четвертого и третьего блоков элементов И подсоединены к соответствующим входам первого блока элементов ИЛИ, выходы первого и второго блоков элементов И подсоединены к соответственным входам второго блока элеменТов ИЛИ, вы-. ходы пятого и шестого блоков элементов И подсоединены к соответствующим входам схемы сравнения, первый выход которой подсоединен к первому входу

3 955019 4 элемента И, а второй выход - к пер- ходами первого дешифратора, первый вому входу элемента ИЛИ, второй вход и второй входы которого подключены которого подсоединен к первому выходу соответственно к первому и второму триггера режима работы, второй выход входам запроса устройства и первым которого подсоединен к второму входу входам первого и второго элеменэлемента И (2 . тов И-НЕ, вторыми входами соединенных

Недостатками известного устройст- соответственно с вторым и первым вы- ва являются ограниченные функциональ- ходами первого дешифратора, а выходаные возможности. Так оно обеспечива" ми - соответственно с первыми управляет функционирование системы в режиме 10 ющими входами пятого и шестого блоповышенной производительности, в ко- ков элементов И, информационные и втотором каждая машина решает отдельную рые управляющие входы которых соедипрограмму, а также в Режиме повышен- нены соответственно с выходом операной надежности, при котором каждая тивной памяти, соответственно первым машина решает одну и ту же программу; д и вторым входами считывания устройстфакт несовпадения результатов выполне- ва, а выходы являются и первым и втония команды классифицируется как сбой ым информационными выходами устрой1и сбившаяся команда повторяется. Од- 6тва, первый и второй входы второго нако при этом для идентификации сбив- блока элементов ИЛИ подключены соотшейся (отказавшей) вычислительной ма- 2О ветственно к выходам седьмого и восьшины необходимо вызывать систему тес- мого блоков элементов И, информационтирующих и диагностирующих программ, ные и первые управляющие входы которабота которых требует больших вре- рых соединены соответственно с первым менных затрат. и вторым .информационными входами устЦель изобретения - расширение функ-gg ройства и первым и вторым входами зациональных воэможностей за счет обес- писи устройства, а вторые управляюпечения идентификации ситуаций сбоя щие входы - соответственно с первым и или отказа, вторым выходами первого дешифратора, Поставленная цель достигается тем введены второй дешифратор, второй что в УстРойство, соДеРжаЩее пеРвыи счетчик сбоев, две схемы сравнения, счетчик сбоев., опеРативнУю памЯть, два регистра, девятый и десятый блоки адРесный и информационные входы KOTO элементов И и триггер наличия сбоя, рой соединены соответственно с выхо причем первые входы первой, второй дами пеРвого и втоРого блоков элемен схем сравнения и девятого, десятого тов ИЛИ, схемУ сРавнениЯ Результатов блоков элементов И соединены соответ еРе< и ТоРо> ехо4> Koторои поДк++ CTBeHHo C rlepBgp g gTopblp Bxoqggg pe чены соответственно к выходам первого зультата устройства, вторые входыи второго блоков элементов И, первые с выходом триггера наличия сбоя, выи вторые входы которых являются cooT" ходы девятого и десятого блоков элеветственно первым и вторым управляю- ментов И соединены соответственно чещими входами и первым и втоРым входами рез первый и второй регистры с третьрезультата операции устройства, триг" ими входами первой и второй схем сравгер режима работы, вход которого со.- i нения, выходы которых подключены соединен с входом задания режима устрой ответственно к первому и второму вхоства, а единичный и нулевой выходы дам второго дешифратора и соответстсоответственно с первыми входами ave 4S венно через первый и второй счетчики мента И и элемента ИЛИ, втоРыми входа сбоев " к первому и второму выходам ми подключенных соответственно к пер отказа устройства, первый и второй вывому и второму выходам схемы сравню" ходы второго дешифратора подключены ния результатов, а выходами " соответ соответственно к первому и второму ственно к выходам преРывания и зада" я выходам сбоя устройства, а третий ния режима работы устройства, первые вход - к входу триггера наличия сбоя входы третьего и четвертого блоков we" и первому выходу схемы сравнения реI ментов И соединены соответственно с зультатов. первым и вторым адресными входами Уст, На чертеже представлена блок-схема рой ст в а, выходы - соответственно с %3 предлагаемого устройст ва. первым и вторым входами первого бло- Устройство содержит вычислительные ка элементов ИЛИ, а вторые входы- Машины (ЗВМ) lq и 1, каждая иэ котосоответственно с первым и вторым вы- рых содержит блок 2 управления, блок .3

5 955019 6 обработки прерываний, блок 4 регистров в составе регистров 5 общего назначения, регистр 6 адреса обращений, триггер 7 наличия запроса, информационный регистр 8 и триггер 9 записисчитывания, блок 10 дополнительных регистров общего назначения, блоки элементов И 11 и 12 (другие блоки ЭВМ, не иллюстрирующие работу предлагаемого устройства, не показаны, индексы 1о при номерах позиций соответствуют номеру ЭВМ), первый 13, второй 13,2, девятый 14 и десятый 14 блоки эле" ментов И, первый и второй регистры 15 q и 15,1, первая и вторая схе- 15 мы 16„ и 16 1 сравнения, первый и второй счетчики 17„ и 17 сбоев, третий

18 и четвертый 18 1 блоки элементов И, первый и второй элементы И-НЕ 19 и

191, седьмой 20„, восьмой 20>, пя- 20 тый 21 и шестой 21 блоки элеменгое И, схема 22 сравнения результа.тов, элемент ИЛИ 23, триггер 24 режима работы, элемент И 25, триггер 26 наличия сбоя, первый блок элемен" 2s тов ИЛИ 27, первый дешифратор 28, второй блок 29 элементов ИЛИ, оперативную память (ОП) 30, второй дешифратор 31, вход 32 задания режима.

Особенностью вычислительных ма" шин 1„ и 1 системы является наличие в них блоков регистров 5 общего на" значения, которые обеспечивают вместе с другими блоками ЭВМ выполнение ос" новных команд, характеристик для со35 временных ЭВМ ЕС. Это команды типа регистр-регистр и регистр-память. При выполнении этих команд первый операнд находится на одном из регистров блока 5, на этом же регистре остается и

40 результат выполнения команды.

Устройство обеспечивает функционирование дуплексной вычислительной системы в двух основных режимах: в режиме повышенной надежности, при кото"

45 ром обе ЭВМ решают одну и ту же программу, а результаты выполнения команды сравниваются, и в режиме повышенной производительности, при котором каждая ЭВМ выполняет отдельную программу из решаемого пакета заданий, в результате чего суммарная производительность вычислительной системы увеличивается вдвое.

Уст рой ст во работ ает .следующим obразом, 8 режиме повышенной производительности устройство управления обеспечивает функционирование систвмы аналогично известному следующим образом, 8 такой режим система переходит при переводе по входу 32 триггера 24 и в нулевое состояние с пульта управления системы или по сигналу автомата управления режимами работы дуплексной системы, при этом запрещается преры" вание работы ЭВМ по сигналам несравне" ния в схеме 22 сравнения и обеспечивается автономная работа ЭВМ, так как на управляемых входах блоков 12 и 12, . будет постоянно действовать высокий потенциал, поступающий с нулевого выхода триггера 24 через элемент ИЛИ 23.

Предлагаемое устройство обеспечивает равноправный доступ к общей оперативной памяти 30 со стороны каждой ЭВМ.

Это происходит следующим образом.

При необходимости обращения к ОП 30 в ЭВМ 1„ (11)на регистре 6 (6 )появляется код адреса обращения к ОП, а триггер 7„ (71) наличия запроса перебрасывается в единичное состояние. Высокий потенциал с единичного выхода . триггера 7„ (71)поступает на вход дешифратора 28, который в этом случае обеспечивает появление высокого потен. циала только на первом (втором) выходе, что обеспечивает подачу кода адреса обращения с регистра 6 (6 ) через блок 18 „(182) и блок 27 элементов ИЛИ на адресный вход ОП 30.

С появлением кода адреса обращения начинается цикл работы ОП 30, при этом высокий потенциал с единичного выхода триггера 9 1 (9 )при считывании информации поступает на вход блока 21 (21 ), на другой вход которого подается высокий потенциал с элемента

И-HE 19 „ (19 ), на вкоды которого поступают низкие потенциалы с нулевого выхода триггера 7 1 (7 )) ЭВМ 1 1(1, посылающий запрос к ОП, и с второго выхода дешифратора 28, считанная информация поступает на информационный регистр 81 (8 ) ЭВМ 11 (1 ) через блок 21< (211) . При записи информации ЭВМ 1 (1q) в ОП 30 содержимое и нформационного регистра 81 (8 ) поступает через блок 20 1 (20,1) и блок 29 элементов ИЛИ на информационный вход ОП 30. При этом на первый управляемый вход блока 20 „ (201) подается высокий потенциал с нулевого выхода триггера 9„ (9 ), нулевое состояние которого соответствует процедуре записи в ОП 30, а на второй управляющий вход - подается высокий потенциал

7 9550 с выхода дешифратора 28. После окончания обращения к ОП 30 содержимое регистров 6 (6 ), 8 q (81), три гге" ров 7 „ (71)и 9„ (92) обнуляется.

Конфликтные ситуации, возникаю- 3 щие при одновременном появлении на входе дешифратора 28 запросов от обоих ЗВМ, разрешаются тем, что на выходе дешифратора 28 всегда возбуждается только один выход, например первый,10 вследствие чего передача информации из ОП 30 в ЭВИ 1 или обратно блокируется низким потенциалом с второго выхода дешифратора 28. В режиме повышенной надежности триггер 24 режима работы находится в единичном состоянии, и система будет функционировать следующим образом.

После выполнения каждой команды результат с одного из регистров бло- 20 ка 5 „ (5 1), в котором записан резуль" тат выполнения команды, подается через блок 13 1 (13 ) на схему 22 сравнения. Сигнал сравнения результатов выполнения команды через элемент ИЛИ 23 25 обеспечивает перезапись содержимого блоков основных регистров 5 (5 ) через блоки 12 < (121 1 в блок 10 (10 ) и процесс выполнения программы продолжается. Сигнал несравнения 30 результатов в схеме 22 сравнения через открытый элемент И 25 подается в блоки 31 и 3 обеих вычислительных машин. По этому сигналу блоки 2 „и 2 управления обеспечивают повторение выполнения команды, при которой произошло несравнение результатов, путем выполнения соответствующей микропрограммы повторного выполнения команды. Это происходит следующим образом.

Так как сигнал сравнения с выхода схемы сравнения 22 отсутствует, то оодержимое регистров 101 и 10< сохраняется прежним, поэтому после подачи управляющего сигнала блоками 21 и 2, на блоки 111 и 111 обеспечивается перезапись содержимого блоков 10 z (10 ) в блоки 5 1 (5 ). Такая перезапись обеспечивает возможность повторения команды, при которой произошел сбой, Одновременно с перезаписью содержимого блоков 10 (10 1) в блоки 5 1 (5 ) осуществляется подача импульса несравнения с выхода схемы 22 сравнвняя на входы триггера 26 наличия сбоя, ко55 торый перебрасывается в единичное состояние, после чего на блоки 14z (14q) подается. разрешающий сигнал, который обеспечивает перезапись результата из регистров 5„ (5 ) в регистры 15 (15,1). Одновременно со-. держимое регистра 5 < (5 ) подается на первые входы соответствующих схем 16 1 (16 ) сравнения, на вторые входы которых подается содержимое регистров 15 < (15 ) с результатами предыдущего выполнения команды, а на управляющие входы схем 16 и 16 срав нения подается разрешающий высокий потенциал с единичного выхода триггера 29, т.е. триггер 29 обеспечивает запись информации в регистры 15 и 15 через блоки 14< и 14 с задержкой на время выполнения одной команды.

Результаты сравнения с выхода срав" нения схемы 16 q (16 1 ) поступают на соответствующий вход дешифратора 31 и вход счетчика 17 1 (17 ), единичные сигналы переполнения на выходах которых являются сигналами отказа

ЗВМ 1 1 (1 ). После повторения ранее сбившейся команды может произойти сравнение или несравнение результатов в схеме 22 сравнения. В случае сравнения результатов к содержимому счетчика 171, если сбой произошел в ЭВИ 1„, или к содержимому счетчика 17, если сбой произошел в ЗВМ 1, прибавляется единица. На нулевой вход триггера 26 поступает единичный сигнал, который перебрасывает его в нулевое состояние, и вычислительный процесс в дуплексной системе будет продолжаться, В случае повторного несравнения результатов к содержимому счетчиков 17„ или 171 сбоев также прибавляется единица. Полученные значения результатов выполнения команды через блоки 14.„ и 14 будут переписаны на регистры 15„и 15<, а триггер 26 будет вновь в единичном состоянии, обеспечивая последующую работу схем 161 и 16 сравнения. Кроме того, сигнал несравнения с выхода схемы 22 сравнения поступает на третий вход дешифратора 31.

Пусть для определенности произошел повторный сбой в ЭВМ 1„, тогда сигнал несравнения появится на выходе схемы 16 сравнения, который поступит на счетчик 17 и первый вход дешифрато" ра 31. На второй вход этого дешифратора 31 с выхода схемы 17 поступает низкий потенциал - сигнал сравнения, а .на третий его вход — сигнал несрав— нения с выхода схемы 22 сравнения.

Такая комбинация сигналов (101) на входах дешифратора соответствует

19 1о соединенных соответственно Ч вторым и первым выходами первого дешифратора> а выходами " соответственно с первыми управляющими входами пятого и шестого блоков элементов И, информационные и вторые управляющие входы которых соединены соответственно с выходом оперативной памяти, первым и вторым входами считывания устройства, а выходы являются первым и вторым информационными выходами устройства, первый и второй входы второго блока элементов ИЛИ подключены соответственно к выходам седьмого и восьмого бло" ков элементов И, информационные и пер- вые управляющие входы которых соединены соответственно с первым и вторым информационными входами устройства и первым и вторым входами записи уст" ройства, а вторые управляющие входы— соответственно с первым и вторым выходами первого дешифратора, о т л ичающее с я тем, что, с целью расширения функциональных возможнос тей устройства за счет обеспечения идентификации ситуаций сбоя или отказа, в него введены второй дешифратор, второй счетчик сбоев, две схемы сравнения, два регистра", девятый и десятый блоки элементов И и триггер наличия сбоя, причем первые входы первой, второй схем сравнения и девятого, десятого блоков элементов И соединены сооР ветственно с первым и вторым входани результата устройства, вторые входыс выходом триггера наличия сбоя, выходы девятого и десятого блоков элементов И соединены соответственно через первый и второй регистры с третьими входами первой и второй схем сравнения, выходы которых подключены соответственно к первому и второму входам второго дешифратора и соответственно через первый и второй счетчики сбоев " к первому и втором; выходам отказа устройства, первый и второй выходы второго дешифратора подключены соответственно к первому и второму выходам сбоя устройства, а третий вход - к входу триггера наличия сбоя и первому выходу схемы сравнения результатов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

EE 752343, кл. G 06 F 11/00, 1979.

2. Авторское свидетельство СССР по заявке У 2907398/28-24, кл. G 06 F 3/04, 1980.

9 9550 сбою (отказу ) ЭВМ 1„. Аналогично комбинация tOEE 7 соответствует сбою (от,казу ) в ЭВМ 1 . Одновременно сигнал несравнения с выхода схемы 16„ (16 j поступает на соответствующий счетчик 17„ (17 ), переполнение которого рассматривается как отказ ЭВМ EÄ(l ), которая в последующем отключается из состава системы.

В случае необходимости сигнал на 1о повторение неправильно выполненной команды может подаваться с некоторой задержкой, зависящей от длительности действия случайного сбоя.

Таким образом, устройство обеспе- is чивает идентификацию сбившейся или отказавшейся ЭВМ, что позволяет при сбое в одной из ЭВМ системы повторить только одну команду, вместо длитель.ной работы контрольных и диагности- 2р ческих тестов. формула изобретения

Устройство для сопряжения двух вычислительных машин, содержащее пер- вый счетчик сбоев, оперативную память,2з адресный и информационный входы которой соединены соответственно с выходами первого и второго блоков элементов ИЛИ, схему сравнения результатов, первый и второй входы которой подклю- ЗО чены соответственно к выходам первого и второго блоков элементов И, первые и вторые входы которых являются соответственно первым, вторым управляющими входами и первым и вторым входами результата операции устройства, триггер режима работы, вход которого является входом задания режима устройст. ва, а единичный и нулевой выходы соединены соответственно с первыми ехо- 4О дами элемента И и элемента ИЛИ, вторыми входами подключенных соответст" венно к первому и второму выходам схемы сравнения результатов, а выходами - соответственно к выходам преры"

4S вания и задания режима работы устройства, первые входы третьего и четвертого блоков элементов И соединены соответственно с первым и вторым адресными входами устройства выходы — со"

50 ответственно с первым и вторым входами первого блока элементов ИЛИ, а вторые входы - соответственно с первым и вторым выходами первого дешиф" ратора, первый и второй входы которого подключены соответственно к первому и второму входам запроса устройства и первым входам первого и второго элементов И-HF., вторыми входами

955019

Закаэ 83b/51

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб. д. 4/5 ь» Л Л «А - »- - - «- L

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель 8. Вертлиб

Редакто Н. Ковалева Техред Л. Пекар Корректор С. 1екмао