Многоканальный статистический анализатор

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик н>!959092 (63) Дополнительное к авт. свид-ву (22) Заявлено 1909.80 (23) 321322/18-24

)5ф}М Кд 3 с присоединением заявки Но

G 06 F 15/36

Государственный комитет

СССР оо делам изобретений и открытий (23) Приоритет

) 53) УДК 681 ° 3 (088.8) Опубликовано 15.09,82. Бюллетень HP 34

Дата опубликования описания 150982 (72) Автор изобретения

В.A. Телековец (71) Заявитель

Таганрогский радиотехнический институт им. (54) МНОГОКАНАЛЬНЫЙ СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР

Изобретение относится к вычислительной и измерительной технике и может быть использовано для анализа случайных процессов.

Известен статистический анализатор, содержащий два аналого-цифровых преобразователя, синхронизатор, регистр сдвига, два дешифратора, пересчетную схему, умножитель, четыре коммутатора и две группы накопителей, .в котором вычисляются оценки: корреляционных функций; одномерных и двумерных законов распределения 11), Однако большое количество оборУдования и последовательное вычисление корреляционных функций случайных сигналов снижает быстродействие уст" ройства.

Известен статистический анализатор, содержащий два аналого-цифровых преобразователя, синхронизатор,. запоминающие ячейки, регистр сдвига, дешифраторы соответствия, двоичные счетчики, дешифрирующие матрицы, сумматоры, ограничители, схемы совпаде.ния, элементв И и три группы накопи-. телей, имеющий большее быстродействие при вычислении корреляциойных. функций (23. .

Недостатком анализатора является большое количество оборудования.

Наиболее близким техническим решением к данному изобретению является многоканальный статистический анализатор, содержащий. первый н второй аналого-цифровые преобразователи, информационные входы которых являют- ся входами устройства, генератор псевдослучайных чисел, первый и второй цифровой дискриминаторы, первые входы которых подключены к выходам соответственно первого и второго аналого-цифровых преобразователей, а вторые входы — к выходу генератора псевдослучайных чисел, счетчик, третий цифровой дискриминатор, входы которого подключены к выходам второго аналого-цифрового преобразователя и счетчика, коммутатор, матричный дешифратор, входы которого соедине-: ны с выходом первого аналого-цифрового преобразователя,и с выходом коммутатора, первый регистр сдвига,по25 следовательный вход которого соеди- . нен с выходом первого цифрового дискриминатора, а параллельные входы раз рядов подключены к выходам матрично« го дешифратора, запоминающую ячейку, Зо вход которой соединен с выходом вто959092 рого цифрового дискриминатора, де;шифраторы соответствия, первые входы которых объединены и подключены к выходу запоминающей ячейки, а вторые входы соединены с выходом соответствующего разряда первого регистра 5 сдвига, накопители, входы которых соединены с выходом соответствующего дешифратора соответствия, второй регистр сдвига, вход которого подключен к выходу третьего цифрового диск-fQ римииатора, а выход — к входу коммутатора, синхронизатор, выходы которого подключены к управляющим входам аналого-цифровых преобразователей, регистров сдвига, запоминающей ячейки, коммутатора и. счетчика f3).

Недостатком данного анализатора является большое количество оборудования, обусловленное наличием И накопителей (и — число ординат корреляционной функции).

Цель изобретения — упрощение устройства.

Для достижения этой цели в многоканальный статистический анализатор, содержащий первый и второй аналогоцифровые преобразователи, информационные входы которых являются соответственно первым и вторым входами анализатора, а управляющие входы первого и второго аналого-цифровых преоб- ЗО разователей объединены и подключены к первому выходу блока управления, второй выход которого соединен со счетным входом счетчика, а третий выход блока управления подключен к 35 управляющему входу первого коммутатора, информационный вход которого соединен с выходом регистра сдвига, управляющий вход которого подключен к четвертому выходу блока упранления, gg а информационный вход — к выходу первого дискриминатора, первый вход которого соединен с выходом первого аналого-цифрового преобразователя,генератор псевдослучайных чисел, выход .которого подключен к первому входу второго дискриминатора, второй вход которого объединен со входом матричного дешифратора и подключен к выходу второго аналого-цифрового преобразователя, введен второй коммутатор, делитель частоты, ключ начала записи и К вычислительных блоков, каждый и1 которых состоит из входного ком ð à Toðà, регистра задержки, счетчика, умножителя и запоминающего устройст- 55 ва, причем выход второго коммутатора анализатора соединен со вторым входом первого дискриминатора, а первый и второй входы — с выходами соответственно генератора псевдослучайных69 чисел и счетчика, выход второго дискриминатора соединен с первым информационным входом входного коммутатора первого вычислительного блока, второй, информационный вход входного коммута- 65 тора 1-ro (i = 1, 2,..., к ) вычислительного блока соединен с выходом старшего разряда регистра задержки, с первым входом умножителя своего вычислительного блока и с первым информационным входом входного коммутатора (i + 1)-го вычислительного блока, выход входного коммутатора каждого

i-го вычислительного блока подключен к входу первого разряда регистра задержки своего блока, разрядные входы регистра задержки i-го вычислительного блока подключены к i-й группе выходов матричного дешифратора, выход первого коммутатора анализатора соединен с вторым выходом умножителя каждого вычислительного блока, выход умножителя 1-ro вычислительного блока соединен со счетным входом счетчика своего блока, разрядные входы и выходы этого счетчика соединены соответственно с выходами и входами запоминающего устройства своего блока, управляющие входы входных коммутаторов всех к вычислительных блокон объединены с управляющими входами ключа начала записи и делителя частоты и подключены к четвертому выходу блока управления, выход делителя частоты .соединен со входом блока управления, пятый выход которого соединен с управляющими входами регистров задержки всех К вычислительных блоков, а шестой выход — с управляющими входами запоминающих устройств всех к вычислительных блоков, выход ключа начала записи подключен к информационному входу делителя частоты и к входам сброса счетчиков всех к вычислительных блоков.

Блок управления состоит из элемен-, тов И,триггера циклов, прямой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы первого, второго и первый вход пятого элементов И объединены и подключены к первому выходу формирователя импульсов, вход которого соединен с выходом генератора импульсов, а второй выход подключен к счетному входу счетчика адреса, входу делителя частоты и ко вторым входам третьего и четвертого элементов И, выходы первого, второго и третьего элементов И являются соответственно пятым, четвертым и первым выходами блока, инверсный выход триггера циклов соединен со входом сброса счетчика адреса, разрядные выходы которого подключены к первым входам соответстнующих элементов ИСКЛЮЧАЮЩИЕ ИЛИ и входам элемента ИЛИ-НЕ, при этом выход старшего разряда счетчика адреса соединен с нулевым нходом триггера циклов, с единичным входом триггера сброса памяти и ачетным входом счетчика вывода, вход сброса которого

959092 объединен с третьим входом четвертого элемента И, вторыми входами элементов ИСКЛЮЧАЮЩИЕ ИЛИ и соединен с инверсным выходом триггера. вывода, единичный вход которого является входом блока, а нулевой вход объединен с нулевым входом триггера сброса памяти, счетным входом счетчика за- держки, подключен к выходу старшего разряда счетчика вывода и является вторым выходом блока, второй вход пятого элемента И соединен с прямым выходом триггера сброса памяти, выход счетчика задержки является третьим выходом блока, а выходы элементов

ИСКЛЮЧАЮЩИЕ ИЛИ, четвертого и пятого элементов И является шестым выходом блока, при этом выход элемента ИЛИ-НЕ соединен с третьими выходами второго и третьего элементов И, а единичный вход триггера циклов соединен с выходом делителя частоты.

На фиг. 1 приведена структурная схема многоканального статистического анализатора, на фиг. 2 — функцио. нальная схема блока управления анализатора.

Первый и второй входы 1 и 2 анали- затора являются входами соответственно первого и второго аналого-цифровых преобразователей 3 и 4. Выход первого аналого-цифрового преобразователя 3 соединен с первым входом первого цифрового дискриминатора 5, . второй вход которого соединен с выходом второго коммутатора 6. Выход второго аналого-цифрового преобразователя 4 соединен с входом матричного де.шифратора 7 и с первым входом второго цифрового дискриминатора 8, второй вход которого соединен с первым вхо дом второго коммутатора 6 и с выходом генератора псевдослучайных чисел 9.

Выход первого цифрового дискриминатора 5 подключен к информационному входу регистра 10 сдвига, выход которого соединен с информационным входом первого коммутатора 11, выход которого соединен с вторыми входами умножителей 12 всех К вычислительных блоков 13. Выход второго цифрового дискриминатора 8 соединен с первым информационным входом входного коммутатора 14 первого вычислительного блока 13. Второй информационный вход коммутатора 14 <-го вычислительного блока 13 соединен с первым входом умножителя 12 этого блока, с выходом старшего разряда регистра 15 задержки этого блока и подключен к пербому информационному входу входного коммутатора 14 (i +. 1)"го вычислительного блока 13. Выходы матричного дешифратора 7 подключены к разрядным входам регистров 15 задержки соответствующего вычислительного блока 13.

Выход умножителя 12 соединен со счетным входом счетчика- 16, разрядные входы и выходы которого соединены соответственно с выходами и входами запоминающего устройства 17. Первый выход 18 блока 19 управления подклвч чен к управляющим входам аналого-цифровых преобразователей 3 и 4, второй выход 20 блока 19 управления соединен со счетным входом счетчика 21, выход которого соединен со вторым входом второго коммутатора 6, третий

l0 выход 22 блока 19 управления соединен с управляющим входом первого коммутатора 11, четвертый выход 23.с управляющими входами входных комму.таторов 14 всех вычислительных бло-. ков 13, с управляющим входом регистра задержки 10, с входом ключа 24 начала записи и с информационным входом делителя частоты 25, управляющий вход которого соединен с входами сброса счетчиков 16 вычислительных блоков

13 и подключен ю выходу ключа 24 нач чала записи. Выход делителя частоты

25 соединен со входом блока 19 управления, пятый и шестой выходы 26 и

27 которого подключены к управляющим входам соответственно регистров 15 задержки и запоминающих устройств 17 вычислительных блоков 13,, Прямой выход триггера циклов 28 соединен с первыми входами первого,,второго, третьего и четвертого элементов И 29, 30, 31 и 32, вторые входы первого и второго элементов И

29 и 30 соединены с первым входом пятого элемента H 33 и с первым .вы" ходом формирователя импульсов 34, вход которого соединен с выходом генератора импульсов 35, а второй выход подключен к счетному входу счетчика адреса 36, входу делителя час40 тоты 37 и к вторым,входам третьего и четвертого элементов И 31 и 32, выходы первого, второго и третьего элементов И 29, 30 и.31 являются соответственно пятью, четвертым и пер"

45 вым выходами блока 26, 23 и 18. Инверсный выход триггера циклов 28 соединен со входом сброса счетчика адреса 36, разрядные выходы которого подключены к первым входам соотнетствущ ющих элементов ИСКЛЕЯИОЩИЕ ИЛИ 38 и ко входам элемента ИЛИ-ЯЕ 39, при этом выход старшего разряда счетчика адреса 36 соединен с нулевым входом триггера циклов 28, с единич ным входом триггера 40 сброса памяти и счетным входом счетчика вывода 41,,вход сброса которого объединен с третьим входом четвертого элемента И

32, вторыми входами элементов . „ ИСКЛЮ-

ЧАЮЩИЕ ИЛИ 38 и соединен с инверсным выходом триггера вывода 42, единичный вход которого является входом 43 блока, а нулевой вход объединен с нулевым входом триггера 40 сброса памяти, счетным входом счетчика задержки 44, 6З .подключен к выходу старшего разряда . счетчика вывода 41 и является вторым выходом 20 блока, третий выход 22 которого является выходом счетчика задержки 44, а выходы элементов ИСКЛЮЧАЮЩИЕ ИЛИ 38, четвертого и пятого элементов И 32 и ЗЗ.являются шестым выходом 27 блока, второй вход пятого элемента И 33 соединен с прямым выходом триггера 40 сброса памяти, выход элемента ИЛИ-НЕ 39 соединен с третьими.входами второго и третьего элемен-1О тов И 30 и 31, а единичный вход триг гера циклов 28 соединен с выходом делителя частоты 37.

Работа блока управления заключается в формировании импульсов, задающих режим работы всего анализатора.

Генератор импульсов 35 генерирует прямоугольные импульсы, из которых формирователь 34 вырабатывает два сдвинутых во времени .импульса Т1 и

Т2. Импульсы Т2 поступают на счетный вход счетчика адреса 36 и через делитель частоты 37 на единичный вход триггера циклов 28. Делитель частоты 37 связан с переключателем (не по- 25 казан) и задает длительность дискретного шага задержки hT °

Счетчик 36 в каждом цикле выдает через элементы ИСКЛЮЧМЯЩИЕ ИЛИ 38 на выходы 27 блока управления адрес ЗО

)-й ячейки памяти, причем в режиме вычисления адрес выдается в инверсном виде, а в режиме вывода - в прямом. Режим вывода задается триггером вывода 42, который устанавливается в единичное состояние импульсом с выхода делителя частоты 25, кото,рый поступает на вход 43 блока управления °

В каждом цикле триггер циклов 28 устанавливается в единичное состояние 4О импульсов с выхода делителя частоты

37. В нулевом такте каждого цикла работы, который задается элементом

ИЛИ-НЕ 39,на выходы 23 и 18 блока управления через элементы И 30 и 31 4$ выдаются соответственно тактовые импульсы Т1 и Т2. На выход 26 блока управления выдаются тактовые импульсы Т3. в каждом такте работы.Одновременно в каждом такте работы через 5О элементы И 32 и 33 выдается импульс

72 соответствующий импульсу записи запоминающих устройств 17 и импульс

T1f, соответствующий импульсу считывания. 55

По окончании m-ro такта работы импульс с выхода старшего разряда счетчика адреса Зб перебрасывает в нулевое состояние триггер цикла 28, который запрещает прохождение импульсов через элементы И 29, 30,31 и 32 до следующего цикла, т.е. до .прихода на единичный вход триггера

28 импульса с выхода делителя частоты 37, 65

В режиме вывода триггер 42 запре- щает прохождение импульсов записи (Т2) на выход 27 блока, что позволяет сохранить информацию в запоминаЮщих устройствах 17 до начала следующего этапа вычислений.

По окончании режима вывода с выходв последнего разряда счетчика вывода 41 подается импульс на выход 20 блока управления, на счетный вход счетчика задержки 44 и сбрасываются в нулевое состояние триггеры 42 и

40. При этом в течение первого цикла работы анализатора запрещается прохождение импульса считывания (Т1) через элемент И ЗЗ, благодаря чему в счетчики 16 заносится нулевая информация, что равносильно сбросу содержимого ячеек. запоминающих устройств 17. Триггер 40 сброса памяти устанавливается в единичное состояние импульсов с выхода последнего разряда счетчика адреса Зб.

B режиме вычисления двумерных законов распределения задержка второго сигнала изменяется автоматически импульсами с выхода 22 блока управления.

Устройство работает в пяти режимах.

Первый режим. Вычисление оценок корреляционных функций в реальном масштабе времени по знаковому методу с применением вспомогательных сигналов.

Вычисление оценок корреляционных функций осуществляется последовательно-параллельно эа К циклов (где

N - объем использованной .:ыборки).

Период следования импульсов на выхо-, дах 28 и 23 блока 19 управления равен шагу задержки Ь . Регистр сдвига "-0 работает в режиме последовательного сдвига информации, поступающей с выхода первого цифрового дискриминатора 5. На входы 1 и 2 анализатора подаются исследуемые случайные сигналы X(t) и V(t}, которые преобразуются в двоичный код аналого-цифровыми преобразователями 3 и 4. Цифровые дискриминаторы 5 и 8 сравнивают коды, выдаваемые преобразователями

3 и 4,- с кодами, поступающими от генератора псевдослучайных чисел 9.

При этом в первый цифровой дискриминатор 5 код генератора 9 подается через коммутатор б. ЦиФровые дискриминаторы 5 и 8 выдают логическую единицу, если код входного сигнала больше кода вспомогательного сигнала, и логический ноль в противном случае. Двоичная последовательность с выхода цифрового дискриминатора 5 через первый разряд регистра сдвига

10 и коммутатор 11 подается на первый вход умножителей 12 вычислительных блоков 13, а другая двоичная по- следовательность с выхода цифрового

959092

1 дискриминатора 8 подается на первый информационный .вход входного коммутатора 14 первого вычислительного, блока 13.

Каждый цикл вычисления состоит из

m тактов (m — число разрядов регистра

15 задержки). В первом такте на управляющий вход входного коммутатора

14 подается сигнал записи с выхода

23 блока 19 управления, который также подается на управляющий вход регистра 10 сдвига. Одновременно в регистры 15 задержки подается первый тактовый импульс с выхода 26 блока

19 управления. Через входной коммутатор 14 в первый разряд регистра 15 задержки первого вычислительного блока 13 заносится информация с выхода второго цифрового дискриминатора 8.

B первый разряд регистра 15 задержки. (i + 1)-ro вычислительного блока 13. в.первом такте каждого цикла заносится информация с выхода старшего m-го разряда регистра 15 задержки i-го вычислительно блока 13 через входной коммутатор 14. На управляющие входы запоминающего устройства 17 с выхода

27 блока 19 управления в каждом такте работы подается код адреса m-й ячей ки памяти, информация из которой заносится в счетчик 16. Умножитель. 12 перемножает значение задержанной последовательности импульсов с выхода старшего m-ro разряда регистра

15 задержки со значением другой последовательности импульсов, поступающей в умножитель 12 с выхода первого разряда регистра 10 сдвига через коммутатор 11 ° Если значения обеих последовательностей совпадают, то на счетный вход универсального счетчика

16. подается единица, которая добавляется к содержимому счетчика. Полученное значение частичного результата ординаты корреляционной функции заносится в m-ю ячейку запоминающего устройства 17.

В )-ом (j = О, 1., 2,...,в-1) такте работы в первый разряд регистра

15 задержки через коммутатор 14 за- . носится значение информации с выхода

m-ro старшего разряда этого регистра, а в счетчик 16 — значение частичного результата (im-j)-ой ординаты корреляционной функции из (m-j)-й ячейки памяти запоминающего устройства 17.

В запоминающих устройствах 17 в виде

n = m- k точек, равноотстаящих вдоль аргумента с шагом ь t, накапливаются значения оценки корреляционной функции Нхат(>), f

В начале вычисления счетчики 16 сбрасываются потенциалом сброса,,который поступает с выхода ключа начала записи 24. Этим же потенциалом сбрасывается и делитель частоты 25.

Для исключения ошибки вычисления в -. течение п циклов счетчики 16 и делитель частоты 25 находятся в нулевом состоянии, пока все разряды регистров 15 всех вычислительных блоков 13 не будут заполнены значениями последовательности импульсов, со" ответствующей исследуемой реализации X(t). По окончании n-ro цикла снимается потенциал сброса и начинаются вычисления оценки корреляционной функции. На вход делителя частоты 25 поступают импульсы записи с выхода 23 блока 19 управления. Дели" тель частоты имеет коэффициент деления 2Ф (9 — число разрядов универ-.

35 сального счетчика 16) и при его пере-, полнении на вход блока 19 управления подается сигнал окончания вычисления

/и начинается режим вывода оценки корреляционной функции.

;щ Второй режим. Вычисление оценок интегрального закона распределения

F(X) случайного- процесса X(t).

Вычисление оценок F(X) "осуществ-, ляется параллельно за И циклов. Реги25 .стры 15 задержки работают в режиме параллельной записи, а регистр 10 сдвига установлен в единичнре состояние, которое не меняется в течение процесса измерения F(Х).

Оценка F(X) накапливается в запоминающих устройствах 17 в виде 2 и (р - число разрядов аналого-цифрового преобразователя) точек, равноотстоящих вдоль оси аргумента с шагом ах равного уровню квантования преобразователя 4. Получение F(Xj; )обеспечивается эа счет работы дешифратора.

7 в" соответствии с соотношением (. 3 х(, )«х»+(ьац, „(с, ), „®,„,(При этом на соответствующем выходе дешифратора 7 получается единичный сигнал, поступающий в соответ45 ствующий разряд .регистра 15 сдвига и через соответствующий умножитель

12 на счетный вход счетчика 16.

Таким образом, в ячейках памяти запоминающих устройств 17 после и

50 циклов усреднения получена оценка и точек интегрального закона распределения F(X).

Третий режим. Вычисление оценок дифференциального закона распределе55 ния Я(Х) случайного процесса Х(с).

Данный режим отличается от преды-, дущего работой матричного дешифратора 7, который в данном случае работает в соответствии с соотношением

66 1 / Х„-(ьх/Их(+) х;+(ьх/k) % (О / - .Х(1) Х„ -(ьх/2) или х(1))х;+(ьх/й) (,1! =(В запоминающих устройствах 17 после М циклов усреднения получена

959092

12 оценка 2 = и точек дифференциального распределения M(X).

Четвертый режим. Вычисление оце-, нок интегрального двумерного закона распределения F (Х; Y; e.) случайных процессов X(t) и V(t) . 5

Оценка F1X; У;.W ) получается в виде оценок 2" = n точек сечейия по

Х при

3 =З„, =сомМ, c=Ыс, С=союэФ, 30

Р где i- = О, 1, 2,...(2"-1) — состояние счетчика 21;

О, 1, 2,...,L — номер разряда регистра 10 сдвига.

Период Ьt 2 следования импульсов на выходе 22 блока 19 управления равен

22 где 6 - время вывода всех точек оценки из запоминающих устройств

17 и установка их s исходное состояние.

Период следования импульсов с выхода 20 блока 19 управления равен

<<ао = > аа 25

Вычисление оценок F (Х; У; ) осуществляется в (8 + 3) этапов, в каждом.из которых находится оценка

F. (Х; у;Т } при всех значениях Х и У но при одном конкретном значении

E at-; изиеняющемся ступенчато с шагом ь Г. Переход от Одного этапа к ,другому, т.е. Нэменеиие аргумента В, :,осуществляется автоматически, с помощью коммутатора 11, иипульсаии с 35 выхода 20 блока 19 управления. Регистр 10 сдвига и коимутатор 11 поз воляют изменять в пределах от 0 до .- Ы с шагОм йХ.

Каждый этап состоит из и подзтапов 46 в каждом иэ которых находится оценка

F (Х; У; 5) точек, отстоящих равноьюрно вдоль оси Х через kX, при

У УИ = СОН 34.р С Юр СВИв р ГДЕ УИ эиачеяие кОда вхОдиОГО СИГHcLTf@ У() я при пои состоянии счетчика 21. ПерехОд От ОднОГО ПОдэтапа к другоиур т.е. изменение уровня анализа У(й) осуществляется импульсаии с выхода

22 Олока 19 управления.

Каждый подзтап состоит иэ И циклов, совпадающих по длительности с циклами вычисления корреляционных

Фуйкций. В каждом цикле в дешифрирующ р,матрицу 7 с преобразователя 4 подается кОд сиГнала X(t) ЦифрОвОй дискриминатор 5 работает в таком же режиме, что и дешифратор 7. Уровень срабатывания дискриминатора 5 задается счетчиком 21. Матричный дешифратор 7 и дискриминатор 5 ра- О ботают в соответствии с соотношением,аналогичным второму режиму.

За .й циклов вычисляется оценка

F(X У, ) интегрального двумерного закона распределения случайных сиг- 65 налов Х (с) и У(с) в виде и точек, равноотстоящих по аргументу Х с шагом АХ при У = У,„, a = (и-1) г.

Все же сечения оценки F (Х; У; Г ) получаются последовательно за время

T = ас . L = (й 4X &) L u.

Пятый режим. Вычисление оценок дифференциального двумерного закона распределения Ы (Х;.У; с ) случайных процессов X(t) и У(й).

Данный режим отличается от предыдущего тем, что дешифратор 7 и дискриминатор 5 работают B. соответствии с соотношением, аналогичным третьему режиму.

Та им образом, данный анализатор требует меньших аппаратурных затрат, так как измерения нескольких характеристик случайных процессов. проводятся на одном и том же оборудовании и в к раз сокращено число накопителей и дешифраторов соответствия.

Анализатор позволяет измерять характеристики случайных процессов в > реальном масштабе времени.

Формула изобретения

1. Многоканальный статистический анализатор, содержащий первый и второй аналого-цифровые преобразователи, информационные входы которых яв-: ляются соответственно первым и вторым входами анализатора, а управляющие входы первого и второго аналогоцифровых преобразователей объединены и подключены к первому выходу блока управления, второй выход которого соединен со счетным входом счетчика, а третий выход блока управления под-ключен к управляющему входу первого коммутатора, информационный вход которого соединен с выходом регистра сдвига, управляющий вход которого подключен к четвертому выходу блока управления, а информационный вход— к выходу первого дискриминатора, первый вход которого соединен с выходом первого аналого-цифрового преобразователя, генератор псевдослучайных чисел, выход которого подключен к первому входу второго дискриминато ра, второй вход которого объединен со входом матричного дешифратора и подключен к выходу второго аналогоцифрового преобразователя, о т л и - ч а ю шийся тем, что, с целью упрощения, содержит второй коммутатор, делитель частоты, ключ начала записи и явычислительных блоков, каждый иэ которых состоит из входного коммутатора, регистра задержки, счетчика, умножителя и запоминающего устройства, причем выход второго коммутатора анализатора соединен со вторым входом первого дискриминатора, а первый и второй входы — с выхода13

14

959092 ми соответственно генератора псевдослучайных чисел и счетчика, выход второго дискриминатора соединен с первым информационным входом входного коммутатора первого вычислительного блока, второй информационный вход входного коммутатора i-ro ((=

1,2;... К) вычислительного блока соединен c:âûõoäîì старшего разряда регистра задержки, с первым входом умножителя своего вычислительного 10 блока и с первым информационным входом входного коммутатора (i + 1)-ro вычислительного блока, выход входного коммутатора каждого -го вычислительного блока подключен к входу 15 первого разряда регистра задержки своего блока, разрядные входы регистра задержки -го вычислительного блока подключены к -й группе выходов матричного дешифратора, выход первого коммутатора анализатора соединен со вторым входом умножителя каждого вычислительного блока, выход умножителя е-го вычислительного блока соединен со счетным входом счетчика своего блока, разрядные входы и выходы этого счетчика соединены соответственно с выходами и входами запоминающего устройства своего блока, управляющие входы входных коммутаторов всех к. вычислительных блоков объединены с управляющими входами ключа начала записи и делителя частоты и подключены к четвертому выходу блока управления, выход делителя частоты соединен со входом блока управления, пятый З5 выход которого соединен с управляющими входами регистров задержки всех Х вычислительных блоков, а шестой выход — с управляющими входами запоминающих устройств всех к вычислитель-40 ных блоков, выход ключа начала записи подключен к информационному входу делителя частоты и к входам сброса счетчиков всех K вычислительных блоков. 45

2. Анализатор по п. 1, о т л и ч а ю шийся тем, что блок. управления состоит из элементов И, триггера циклов, прямой выход которого соединен с первыми входами первого, вто- 5О рого, третьего и четвертого элементов

И, вторые входы первого, второго и первый вход пятого элементов И объединены и подключены к первому выходу формирователя импульсов, вход которого соединен с выходом генератора импульсов, а второй выход подключен к счетному входу счетчика адреса,входу делителя частоты и ко вторым входам третьего и четвертого элементов

И, выходы первого, второго и третьего элементов И являются соответственно пятым, четвертым и первым выходами блока, инверсный выход триггера цик,лов соединен со входом сброса счетчика адреса, разрядные выходы которого подключены к первым входам соответствующих элементов ИСКЛЮЧАЮШИЕ ИЛИ и входам элемента ИЛИ-НЕ,при этом выход старшего разряда счетчика адреса соединен с нулевым входом триггера циклов, с единичным входом триггера сброса памяти и счетным входом счетчика вывода, вход сброса которого объединен с третьим входом четвертого элемента И, вторыми входами элементов ИСКЛЮЧАЮЩИЕ ИЛИ и соединен с инверсным выходом триггера вывода, единичный вход которого является входом блока, а нулевой вход объединен с нулевым входом триггера сброса памяти, счетным входом счетчика задержки, подключен к выходу старшего разряда счетчика вывода и является вторым выходом блока., второй вход пятого элемента И соединен с прямым выходом триггера сброса памяти, выход счетчика задержки является третьим выходом блока, а выходы элементов

ИСКЛЮЧАЮЦИЕ ИЛИ, четвертого и пятого элементов И являются шестым выходом блока, при этом выход элемента ИЛИНЕ соединен с третьими выходами второго и третьего элементов И, а единичный вход триггера циклов соединен с выходом делителя частоты..Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 364944, кл. G 06 F 15/36, 1973.

2. Авторское свидетельство СССР

Р 383057, кл. G 06 F 15/36, 1973.

3. Автроское свидетельство СССР

9 732890, кл. G 06 F 15/36, 1980 (прототип).

959092 . 27

®ue

Составитель Э. Сечина

Редактор О.Колесникова Техред З.Палий . Корректор А.Гриценко

Заказ 7018/66 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4