Устройство для умножения

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид- ву (22) Заявлено 16.05.80 (21) 2957443/18-24 (51) М.КЛ. с присоединением заявки ¹ .

G 06 Г 7/52

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет (53) УДК 681. 325 (088.8) Опубликовано 2309.82. Бюллетень ¹35

Дата опубликования описания 23.09.82

В.С.Бренер, Л.Я.Малярис, Г.A ° Ïîëÿê, Л.A.Ñìåéàíþê

/ и Т.И.Чергинцева (72) Авторы изобретения (71) Заявитель

Всесоюзный научно-исследовательский институт оргтехники (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных машин.

Известно десятичное арифметическое устройство, осуществляющее операцию умножения чисел и содержащее блоки, каждый из которых включает первый и второй регистры, соединенные с узлом формирования частичного произведения, триггеры, выходы которых соединены со входами первого элемента И, узлы формирования управляющих сигналов, второй элемент И и дополнительные триггеры (1) .

Недостатком этого уотройства является большое количество аппаратурных,затрат.

Наиболее близким к изобретению является устройство для умножения, содержащее матрицу умножения, матрицу сложения, блок микропрограммного управления, элементы И и ИЛИ.

В этом устройстве последовательного действия принята такая методика выполнения операции умножения, при которой производится получение и запоминание частичных произведений цифр всех разрядов множимого на цифры одного разряда мНожителя с последующим суммированием (при наличии соответствующих сдвигов) частичных произведений. Процесс получения каждого частичного произведения состоит из двух микроопераций. Первая микрооперация заключается в получении поразрядных произведений цифр всех разрядов множимого на цифры одного разряда множителя по "mod10" и запоминании переносов из разряда в разряд. Вторая микрооперация заключается в получении непосредственно частичного произведения и состоит в суммировании поразрядных произведений, полученных в результате первой микрооперации, с соответствующими значениями переносов из разряда при. наличии соответствующих сдвигов (2l

Недостатком этого устройства является необходимость вычисления и хранения частичных произведений с последующим их суммированием, что снижает быстродействие устройства.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство для умножения, содержащее блок одноразрядного умножения, первый сумматор, первый ре960805 гистр и блок управления, причем входы первого и второго операндов устройства соединены с входами блока одноразрядного умножения, первый выход которого соединен с первым информационным входом сумматора, содержит второй, третий и четвертый сумматоры, второй и третий регистры, коммутаторы, причем второй выход блока одноразрядного умножения соединен . с информационным входом первого ком- 10 мутатора, выход которого соединен с входом первого регистра, выход которого соединен с вторым информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соединен с входом второго регистра и информационным входом второго коммутатора, второй вход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, выход которого подключен к входу третьего регистра, выходы второго и третьего регистров подключены к информационным входам третьего коммутатора, выход которого соединен с вторым входом второго сумматора, выход третьего регистра соединен с информационным входом четвертого коммутатора, выход которого соединен с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управляющий вход первого сумматора соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом первого коммутатора, третий выход блока управления соединен с управляющим входом второ- 40 го коммутатора, четвертый выход блока управления соединен с управляющими входами третьего и четвертого коммутаторов.

При этом блок Управ ения содержит 45 генератор импульсов, первый счетчик, первый дешифратор, триггер, второй счетчик„. второй дешифратор, причем выход генератора импульсов соединен со счетным входом первого счетчика, выходы разрядов которого соединены с входами первого дешифратора, первый выход которого соединен с единичным,входом триггера„ второй выход первого дешифратора соединен с нулевым входом триггера, а третий выход первого дешифратора соединен со счетным входом второго счетчика, выходы разрядов которого соединены с входами второго дешифратора, выходы которого соединены с четвертым и треть- им выходами блока управления, инверсный выход триггера соединен с первым выходом блока, прямой выход триггера соединен с вторым выходом .блока. 6S

На фиг. 1 изображена схема устройства, на фиг. 2 — схема блока управления.

Устройство содержит блок 1 одноразрядного умножения, сумматор 2, коммутатор 3, регистр 4, сумматоры

5 и б, регистр 7, коммутатор 8, сумматор 9, регистр 10, коммутаторы

11 и 12, блок 13 управления.

Входы 14 и 15 первого и второго операндов соединены с входами блока

1,, первый выход 16 которого соединен с первым информационным входом сумматора 2, второй выход 17 блока 1 соединен с информационным входом коммутатора 3, управляющий вход которого подключен к выходу 18 блока 13 ° Выход

19 регистра 4 подключен к второму информационному входу сумматора 2, управляющий вход которого соединен с выходом 20 блока 13. Выходы 21 и

22 сумматора 2 соединены с первыми входами соответственно сумматоров 5 и б. Первый выход 23 сумматора 5 соединен с входом регистра 7 и информационным входом коммутатора 8, управляющий вход которого соединен с выходом 24 блока 13. Второй выход

25 сумматора 5 соединен с входом сумматора 9, другой вход которого, подключен к выходу 26 сумматора б.

Выход 27 регистра 10 подключен к информационному входу коммутатора 12 и первому информационному входу коммутатора 11, второй информационный вход которого подключен к выходу 28 регистра 7. Управляющие входы коммутаторов 11 и 12 соединены с выходом

29 блока 13. Выход 30 коммутатора 11 соединен с вторым входом сумматора

5, выход 31 коммутатора 12 — с вторым входом сумматора б. Выход 32 коммутатора 8 является выходом устройства. Выход коммутатора 3 соединен с входом регистра 4, Блок 13 управления содержит генератор 33, счетчик 34, дешифратор

35, триггер 36, счетчик 37, дешифратор 38. Выход 39 генератора 33 соединен с входом счетчика 34, выходы

40 разрядов которого подключены к входам дешифратора 35, выходы 41-43 которого соединены соответственно с единичным и нулевым входами триггера 36 и входом счетчика 37, выходы

44 разрядов которого подключены к входам дешифратора 38. Прямой и инверсный выходы триггера 36 соединены с выходами 18 и 20 соответственно блока 13. Выходы дешифратора 38 соединены с выходами 24 и 29 блока 13.

Рассмотрим работу устройства на примере умножения десятичных чисел.

Операция умножения поясняется таблицей для двух п-разрядных чисел, которая состоит из трех частей: ча .ть 1 — сомножители, часть I!

960805

П(Х 3 ) П(М)Ур) П(Х ) n(X11и) Г" "1 Р".;, МР :." Ф";,,"l1 Т",,""1 Н (П 1нУЙ))(Х Ч )()(Хв-хЗх1) (ПЬ qÓ Ú) (П 1 2ЪЦ )

Х Дг )(n „ z ... Х1 „Ъ ... Х)-л ., (ll(X l,l)(tlat Ä)) ПЬ;,1,)) (П Ж,З,)) (О ХФ)(„„)

" Х) 1

1и МР „) n+jti . (hip (PH1 ll(P< p) I1(pq„) ПИ 1) ))(p ) промежуточные произведения множимого на один разряд множителя, начиная

Содержимое квадратных скобок представляет собой отдельные разряды произведений. Каждый разряд произведений II части таблицы условно представлен, как частная сумма по mod10 произведения по mod10 текущего разряда множимого на текущий разряд множителя и переноса от произведения ЗО предыдущего Разряда множимого на текуций разряд множителя. Каждый разряд произведения в третьей части представляет собой результат сложения по п)ос110 супа Рк по mod10 всех 35 элементов одного столбца и переноса

П (Р -1) из предыдуц|его разряда произведения, Этот перенос появляется в результате сложения частных сумм и переносов, образующихся в каждой 4g частной сумме.

В устройстве для умножения принятая следующая методика выполнения операции умножения.

Процесс. Умножения подразделяется 45 на циклы, в каждом из которых вычисляется один разряд произведения,,начиная с младшего, путем последовательного накопления суммы элементов, в одном столбце приведенной таблицы; Цикл получения одного разряда произведения состоит из ряда тактов, каждый из которых состоит из двух полутактов. В первом полутакте вычисляется и запоминается перенос от произведения предыдуцего разряда

55 множимого на текущий разряд множителя, а зо втором полутакте вычисляется результат умножения по )))ос1 Р (Р основание системы счисления) текущего разряда множимогo на текущий раз- 60 ряд множителя с одновременным суммированием этого результата с получением в первом полутакте переноса и накопленной к этому моменту суммы элементов этого столбца. 65 со старшего разряда, часть 1)( окончательное произведение.

Накопленная сумма элементов столбца существует в виде двух разрядов, один из которых — результат по mod Р, а другой — перенос. Перенос от суммы по предыдущему столбцу принимается как начальное значение накопленной суммы для текущего столбца.

Для выполнения операции умножения цифры множимого, начиная с младшего разряда, подаются по входу 14 на первый вход блока 1 одноразрядного умножения. На второй вход блока

1 одноразрядного умножения по входу

15 подаются цифры множителя, начиная со старшего разряда.

Начиная процедуру умножения со старших разрядов множителя, можно построить алгоритм таким образом, что отпадает необходимость вычисления младших разрядов произведения (после запятой), выходящих за пределы заданной разрядности. Этот принцип положен в основу предлагаемого устройства. В первом полутакте рассматриваемого цикла вычисляется перенос от произведения предыдущего разряда множимого на текущий разряд множителя, который поступает на регистр 4 задержки переноса от произведения через коммутатор 3, на управляющий вход которого поступает управляющий сигнал "Полутакт" с выхода 18 блока 13 управления.

На регистре 4 задержки перенос от произведения запоминается до следующего полутакта. Во втором полутакте вычисленное частное произведение текущего разряда множимого на текущий разряд множителя с одной группы выходов блока 1 одноразрядного умножения по выходу 16 подается на первый информационный сумматор 2, на управляющий вход которого поступает сигнал "Полутакт" с выхода 20 блока

960805

13 управления, а на второй информационный нход сумматора 2 в этом же полутакте с выхода регистра 4 задержки подается перенос от произведения, вычисленный в первом полутакте.

С одного выхода 21 сумматора 2 результат по mod Р подается на первый вход сумматора 5, на второй вход которого во всех тактах, кроме первого, подается результат по mod Р последовательно накопленной суммы от предыдущих вычислений с регистра

7 задержки через коммутатор 11, при наличии на его управляющем входе сигнала такта умножения, поступающего с выхода 29 блока 13 управления °

В первом такте каждого цикла на тот же вход сумматора 5 подается перенос от суммирования частных элементов предыдущего столбца, накопленный в регистре 10 задержки, через коммутатор 11.

Результат сложения по mod Р с выхода 23 сумматора 5 (являющийся новым значением накопленной суммы) подается на вход регистра 7 задержки суммы, а в конце каждого цикла через коммутатор 8, на управляющий вход которого поступает сигнал цикла с выхода 24 блока 13 управления, выдается сигнал иэ устройства для умножения н качестве разряда произведения.

Сигнал переноса от сложения в пределах каждого такта с выхода 22 сумматора 2 подается на первый вход сумматора б, на второй вход которого подается накопленный перенос как результат суммы переносов от вычислений в предыдущих тактах с регистра

10 задержки через коммутатор 12, на упранляющий вход которого подается управляющий сигнал такта умножения (кроме первого) с выхода 29 блока

13 управления.

Сигнал переноса, являющийся новым значением переноса накопленной суммы„. с выхода 25 сумматора 5 подается на первый вход сумматора 9, на второй вход которого подается перенос, являющийся результатом сложения переносов на сумматоре 6. Результат сложения переносов с выхода сумматора 9 (являющийся текущим накопленным пере осом) подается на вход регистра Ж задержки.

2S

Формула изобретения ния, первый сумматор, первый регистр и блок управления, причем входы первого и второго операндов „"стройства

40 соединены а входами блока одноразрядного умножения, перный выход которого соединен с первым информационным входом сумматора, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия, устройство содержит второй, третий и четвертый сумматоры, второй и третий регистры, коммутаторы, причем второй выход блока одноразрядного умножения соединен

50 с информационным входом первого коммутатора, выход которого соединен с входом первого регистра, выход которого соединен с вторым информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соединен с входом второго регистра и информационным входом второго коммутатора, ® второй выход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, н«ход кОторого подключен к Bxoöó третьего регистра, выходы второго и

65 третьего регистрон подключены к инБлок 13 управления работает следующим образом.

Сигнал с выхода генератора 33 импульсон поступает на счетный вход первого счетчика 34. Сигналов с выхода первого счетчика 34, являющиеся выходными, разрядами счетчика, поступают на входы первого дешифратора 35.

Сигнал с первого выхода 41 первого дешифратора 35 поступает на единичный вход триггера 36, устанавливающий триггер 36 в единичное состояние, являющееся выходным сигналом "Полутакт". Сигнал с второго выхода пер ного дешифратора 35 поступает на нуленой вход триггера 36, устанавливающий триггер 36 в нулевое состояние, являющееся выходным сигналом "Полутакт". Сигнал с третьего выхода 43 первого дешифратора 35 поступает на счетный вход второго счетчика 37.

Сигналы с выхода второго счетчика

27, являющиеся выходными разрядами счетчика, поступают на входы второго дешифратора. Сигнал с одного из выходов второго дешифратора 38 является сигналом "Такт" умножения, а сигнал с второго выхода того же второго дешифратора 38 — сигналом Цикл".

Данное устройство за счет того, что в него введены три сумматора, два регистра, четыре коммутатора и обеспечены соединения между ними, позволяет получить такой порядок нычислений, при котором за один цикл вычисляется разряд произведения, минуя стадию вычисления и хранения частичных произведений с последующим их суммированием, что повышает быстродействие предлагаемого устройства по сравнению с известным, 1. Устройство для умножения, содержащее блок одноразрядно"o умноже960805 формационным входам третьего коммутатора, выход которого соединен с вторым входом второго сумматора, выход третьего регистра соецинен с информациончым входом четвертого коммутатора, выход которого соединен с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управляющий вход первого сумматора соединен с первым выходом блока управления, второй вы- 0 ход которого соединен с управляющим входом первого коммутатора, третий выход блока управления соединен с управляющим входом второго коммутатора, четвертый выход блока управления 15 соединен с управляющими входами третьего и четвертого коммутаторов.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор импульсов, 2р первый счетчик, первый дешифратор, триггер, второй счетчик, второй дешифратор, причем выход генератора импульсов соединен со счетным входом первого счетчика, выходы разрядов которого соединены с входами первого дешифратора, первый выход которого соединен с единичными входами триггера второй выход первого дешифратора соединен с нулевым входом триггера, третий выход первого дешифратора соединен со счетным входом второго счетчика, выходы разрядов которого соединены с входами второго дешифратора, выходы которого соединены с четвертым и третьим выходами блока управления, инверсный выход триггера соединен с первым выходом блока, прямой выход триггера соединен с вторым выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9560059, кл. G 06 ): 7/38, 1976.

2. Авторское свидетельство СССР

1229037, кл, Г 06 7/38, 1967 (прототип .

960805

Составитель В.Березкин

Техред М.Тепер КоРРектоР В.Бутяга

Редактор A.Øèøêèíà

Заказ 7283/59 Тираж 731- Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4