Устройство для ввода информации

 

Союз Советскик

Соцмвлистическик

Республик

ОЛ ИСАЫИЕ

ИЗОБРЕТЕЫ ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< 964625 (6l ) Дополнительное к авт. свид-ву— (22)Заявлено 09 03 81 (2l) 3253997/18-24 с присоединением заявки РЙ— (23) Приоритет—

Опубликовано p7 I p 82. Бюллетень № 37

Дата опубликования описания 07. 10. 82 (53)M. Кл, G 06 F 3/05

3Ъаударстакнкый комитет

СССР дю делам нзе4ретений и открытий (53) УДК681.327 (088.8) (72) Авторы изобретения

А. И. Воителев и И. А. Жигунов 1 .;;; у; .

Всесоюзный научно-исследовательский инсти ут электромеханики (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРИАЦИИ

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах контроля и управления..

Известны устройства для ввода информации, содержащие компараторы, чис5 по которых соответствует числу входных аналоговых сигналов, цифроаналоговый преобразователь, суммирующий счетчик и блок управления (1 ).

Недостатком таких устройств явля- ется относительно невысокое быстродействие.

Наиболее близким по технической сущности к предлагаемому является устройство для ввода информации, со держащее регистр, цифроаналоговый преобразователь, счетчик, формирователь сигналов приоритетного адреса, щю блок элементов И, элемент ИЛИ, блок микропрограммного управления и блок компараторов, первые, вторые, третий входы и выходы которого соединены

2 соответственно с входными информационными шинами устройства, с выходами регистра, с выходом цифроаналогового преобразователя и с входами элемента ИЛИ, входы которого соединены с входами формирователя сигналов приоритетного адреса, первые выходы которого. соединены с адресными выходами устройства, вторые выходы — с первыми входами блока элементов И, второй вход которого соединен с первым выходом блока микропрограммного управления и с первым входом счетчика, выход блока элементов И соединен с первыми входами регистра, второй вход которого соединен с вторым входом счетчика и с вторым выходом блока микропрограммного управления, первый вход которого подключен к выходу элемента ИЛИ, второй вход и выход - к управляющим входу и выходу устройст-. ва соответственно, а выходы счетчика соединены с первыми входами цифроаналогового преобразователя и с первыми

964625

3 информационными выходами устройст,ва (23 .

Недостатком этого устройства является ограниченное быстродействие в связи с тем, что в нем необходимо осуществлять полный перебор всех состояний цифроаналбгового преобразователя в каждом цикле преобразования.

Цель изобретения - повышение быст- 1 родействия устройства.

Указанная цель достигается тем, что в устройство для ввода информации, содержащее регистр, цифроаналоговый преобразователь, счетчик, формирователь сигналов приоритетного адреса, блок элементов И, элемент ИЛИ блок микропрограммного управления и блок компараторов, первый, второй и третий входы и выход которого соединены соответственно с входными информационными шинами устройства, с выходом регистра, с выходом цифроаналогоеого преобразователя и с входом элемента ИЛИ, с входом формирователя сигналов приоритетного адреса, первый выход которого является адресным выходом устройства, второй выход соединен с первым входом блока элементов И, втдрой вход которого соединен с первым выходом блока микропрограммного управления и с первым входом счетчика, выход блока элементов И соединен с первым входом регистра, второй вход которого соединен с вторым входом счетчика и с вторым выходом блока микропрограммного управления, первый вход которого подключен к выходу элемента ИЛИ, второй вход и выход которого являются управляющим входом и выходом устройства соответственно, а выходы счетчика соединены с первым входом цифроаналогового преобразователя и является первым информационным выходом устройства, введены элемент И, триггер и реверсивный счетчик, первый, второй и третий входы которого соединены соответствен но с вторым, третьим и четвертым выходами блока микропрограммного управления, а выход соединен с вторым входом цифроаналогового преобразователя и является вторым информационным выходом устройства, третий выход блока микропрограммного управления соединен с единичным входом триггера, нуле- . вой вход и выход которого соединены соответственно с вторым выходом счетчика и с вторым входом блока микро4 программного управления, третий вход соединен с выходом элемента И, входы которого подключены к выходам регистра.

На чертеже изображена структурная схема устройства;

Устройство содержит входные информационные шины 1, адресные, первые информационные, управляющие выходы и

0 управляющий вход устройства 2-4 и 5, блок компараторов 6, элемент ИЛИ 7, блок 8 микропрограммного управления, формирователь 9 сигналов приоритетного адреса, счетчик 10, цифроаналого15 вый преобразователь (ЦАП) 11, блок элементов И 12, регистр 13, реверсивный счетчик 14, элемент И 15, триггер

16, второй информационный выход 17 устройства.

20 Устройство работает следующим образом.

На суммирующий вход реверсивного счетчика 14, управляющего старшими разрядами ЦАП 11, блок 8 подает им25 пульс. ЦАП 11, "преобразует образовавшийся код в аналоговую величину, поступающую на вход компараторов 6, сравнивающих эту величину с аналоговыми величинами на входах 1. Если

50 какая-либо из входных величин окаиЪтся меньше, чем сигнал на выходе ЦАП

11, то соответствующий компаратор находится в "единичном" состоянии (исходное состояние компараторов35

"нулевое" так как сигнал на выходе

ЦАП 11 равен нулю и оказывается меньше любого входного сигнала), а элемент ИЛИ выработает сигнал, поступающий в блок 8. В этом случае блок 8

40 формирует сигнал, поступающий на вычитающий вход реверсивного счетчика

14 и на "единичный" вход триггера 16. После этого блок 8 формирует последовательность импульсов, поступаю45 щих на суммирующий вход счетчика 10, управляющего младшими разрядами ЦАП

11. При появлении "единичного"сигнала .на выходе элемента ИЛИ 7 блок 8 запрещает выдачу импульсов на вход счетчика 10 и формирует запрос на уп50 равляющем выходе 4. Одновременно с этим формирователь 9 формирует на своих выходах позиционный и двоичный коды номера старшего по установленному приоритету компаратора из всех тех, которые находятся в данный момент.в "единичном" состоянии. По сигналу на управляющем выходе 4 во внешнее устройство (на чертеже не показа5 6 нется в "нулевом" состоянии, блок 8 формирует еще один импульс, поступающий на суммирующий вход реверсивного счетчика 14. Так продолжается до тех пор, пока после очередного увеличения содержимого реверсивного счетчика 14 на выходе элемента ИЛИ 7 появится "единичный" сигнал. При его появлении вновь выполняется последовательность описанных операций.

Если учесть, что величины входных сигналов распределяются по диапазону изменения. входных сигналов неравномерно, то отдельные участки диапазона, на которых не "сработал" ни один компаратор и соответственно сигнал на выходе элемента ИЛИ 7 имел "нулевое" значение, можно проходить с дискретностью реверсивного счетчика 14 и тем самым существенно уменьшить среднее время цикла преобразования и повысить быстродействие устройства.

"Единичное" состояние любого из триггеров, регистра 13 сохраняется до конца цикла преобразования, что обе-. спечивает запоминание в конце каждого такта преобразования результатов преобразования только по тем входам

1, компараторы которых устанавливаются в "единичное" состояние в данном такте преобразования.

Число триггеров в регистре 13 равно числу компараторов в блоке 6 и соответственно равно числу входных величин 1. При "срабатывании" соответствующего компаратора после окончания записи результата преобразования (кода, хранящегося а счетчиках 14 и 10) по адресу, выработанному в блоке 9, каждый из триггеров в регистое 13 устанавливается в "единичное" состояние

Если все триггеры регистра 13 установлены в "единичное" состояние, о чем свидетельствует наличие "единичного" сигнала на выходе элемента

И 15, то это говорит о том, что все. входные аналоговые сигналы уже преобразованы в двоичный код и их двоичные эквиваленты хранятся в соответствующих ячейках. памяти во внешнем устройстве.

В этом случае блок 8 заканчивает цикл преобразования и вырабатывает сигнал, устанавливающий счетчики 1О и 14,, а также регистр 13 в исходное состояние. Выработка этого сигнала может быть осуществлена и перед началом очередного цикла преобразования.

5 96462 но) и по двоичному коду адреса на адресных выходах 2 осуществляется запись кода результата преобразования, поступающего с выходов счетчиков 10 и 14 на выходы 3, 17 устройства. По s окончании этой операции блок 8 формирует сигнал, который поступает на вхо- . ды элементов И в блоке 12. Вторые входы элементов И соединены соответственно с выходами формирователя 9, на которых формируется позиционный код адреса входа аналоговых величин, для которого входная аналоговая величина равна аналоговой величине на выходе ЦАП 11. 15

Поэтому при наличии сигнала на каком-либо из этих выходов блока формирования сигнала приоритетного адреса 9 происходит установка соответствующего триггера в регистре 13 в 20

"единичное" состояние. В силу того, что сигнал с выходов триггеров регистра 13 поступает на запрещающий вход соответствующего компаратора в блоке 6, он принудительно устанавли- 25 вается в "нулевое" состояние и удерживается в нем до окончания всего цикла преобразования.

Если при этом "единичный" сигнал на выходе элемента ИЛИ 7 сохраняется, зв что указывает на наличие. "единичного" состояния еще одного или нескольких компараторов, то блок 8 вырабатывает очередной сигнал для выдачи информации во внешнее устройство. Такой процесс продолжается до тех пор, пока присутствует "единичный" сигнал на выходе элемента ИЛИ 7, Когда сигнал нз выходе элемента

ИЛИ 7 становится "нулевым", то есть принудительно с помощью соответствующего триггера регистра 13 устанавливается в "нулевое" состояние последний из компараторов, сработавших в данном такте преобразования, блок 8 формирует дальнейшую последовательность импульсов, поступающих на суммирующий вход счетчика 10.

После "переполнения" счетчика 10 на его выходе формируется сигнал, поступающий на "нулевой" вход триггера

16 и устанавливающий его соответственно а ""нулевое" состояние.

По сигналу триггера 16 блок 8 вновь формирует сигнал, постугающий

55 на суммирующий вход реверсивного счетчика 14, Если же после увеличения

I содержимого реверсивного счетчика 14 сигнал на выходе элемента ИЛИ 7 остагде Т - время одного такта в преобразователе.

Если принять, например, разряд ность счетчика и реверсивного счетчи ка равной друг другу, то при входных .аналоговых величинах, не превышающих значение, эквивалентное младшему разряду реверсивного счетчика (одному кванту) для 8-разрядного преобразователя, время одного цикла преобразования сокращается примерно в 14 раз

ЬВ г ()=

I 1 2 +.1+2 - 1-+Ф

Для 10-разрядного преобразователя время одного цикла в этом случае сокращается примерно в 30 раз

2 0

F(t} = 1 2 +1+2 -1-ЗО

5 5

Если же, например„ значения входных аналоговых величин располагаются таким образом, что их двоичные эквиваленты должны считываться в половине из всех квантов, образуемых реверсивным счетчиком, включая самый старший квант, то для 8-разрядного преобразователя время одного цикла преобразования сокращается примерно в 1,7 раза

F (Ц=

8 16 + 8+16»4

Если обозначить разрядность кода результата преобразования (двоичного эквивалента входных аналоговых величин) и, разрядность счетчика - е, разрядность реверсивного счетчикапричем m + k = и, число квантов, образуемых реверсивным счетчиком, в котором должны считываться. двоичные эквиваленты входных аналоговых величин d число оставшихся квантов, образуемых реверсивным счетчиком после того, как закончено преобразование всех входных аналоговых величин (считаны все их двоичные эквиваленты) d, то выражение для кратности выигрыша во времени в предлагаемом преобразователе по сравнению с известным можно представить в виде

Для 10-разрядного преобразователя время одного цикла в этом случае сокращается примерно в 1,8 раза

10 ()46 32 1Ь+32- 4 °

45 Таким образом, можно говорить о6 уменьшении среднего времени цикла преобразования для системы, основанной на 8 (10)-разрядном преобразователе максимально в 14 (30) раз в за5О висимости от конкретности распределения уровней входных сигналов по диапазону. их изменения и внутри поддиапазонов, что подтвержпает полезный эффект изобретения.

Формула изобретения

7 964625 8

В устройстве блок микропрограммно- Выражение для получения выигрыша, го управления 8 выполняет следующие представленного в единицах времени, функции: по сигналу на входе 5 фор- приведено ниже: мирует первый импульс, поступающий на суммирующий вход счетчика 14; при s Т(2 -d - 2 - d„ + 1 + 6 ) ай

Щ наличии "нулевых" сигналов на выходе элемента ИЛИ 7 и на выходе триггера

16 формирует последующие импульсы, поступающие нв суммирующий вход счетчика 14; при налйчии "единичного" IO сигнала на выходе элемента ИЛИ 7 и

"нулевого" сигнала на выходе триггера 16 формирует импульс, поступающий на вычитающий вход счетчика 10, а также серию импульсов, поступающих на суммирующий вход счетчика 10 и на вход блока элементов И 12; при нали" чии "единичного" сигнала на выходе элемента И 15 формирует импульс, свидетельствующий об окончании преобра- 20 зования, который поступает одновременно на выход 4 и на входы установки в исходное состояние счетчиков 10 и 14, а также регистра 13.

Блок 8 может быть реализован на 25 основе микропроцессорного набора серии К580 по стандартным схемам управляющих вычислительных машин.

Введение элемента И 15 также обеспечивает сокращение среднего времени 5р цикла преобразования за счет более раннего окончания этого цикла при выполнении преобразования всех входных аналоговых величин и соответственно повышает быстродействие уст- 35 ройства. (3„2 ФД +2 -)-Д вЂ” F(t) Устройство для ввода информации, содержащее регистр, цифроаналоговый

964625

10 преобразователь, счетчик, формирователь сигналов приоритетного адреса, блок элементов И, элемент ИЛИ, блок микропрограммного управления и блок компараторов, первый, второй и тре- 5 тий входы и выход которого соединены соответственно с входными информационными шинами устройства, с выходом оегистра, с выходом цифроаналогового преобразователя, с входом элемента

ИЛИ, с входом формирователя сигналов приоритетного адреса, первый выход которого является адресным выходом устройст ва, второй выход соединен с первым входом блока элементов И, вто- рой вход которого соединен с первым выходом блока микропрограммного управления и с первым входом счетчика, выход блока элементов И соединен с первым входом регистра, второй вход 20 которого соединен с вторым входом счетчика и вторым выходом блока микропрограммного управления, первый вход которого подключен к выходу элемента ИЛИ, второй вход и выход которого являются управляющим входом и выходом устройства соответственно, а выходы счетчика соединены с первым входом цифроаналогового преобразователя и является первым информацион- ЗО ным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введены элемент И, триггер и реверсивный счетчик, первь.й, второй и третий входы которого соединены соответственно с вторым, третьим и

1 четвертым выходами блока микропрограм много управления, а выходы соединены с вторым входом цифроаналогового преобразователя и является вторым информационным выходом устройства, третий выход блока микропрограммного управления соединен с единичным входом триггера, нулевой вход и выход которого соединены соответственно с втоl рым выходом счетчика и о вторым входом блока микропрограммного управления, третий вход которого соединен с выходом элемента И, входы которого подключены к выходам регистра.

Источники информации, принятые во внимание при экспертизе

Гитис Э. И. Преобразователи информации для электронных цифровых вы-, числительных устройств. 1975, с. 428.

2. Авторское свидетельство СССР

11 450157, кл. 6 06 F 3/05, 1973 (прототип).

964625

Составитель И. Алексеев

Техред Е,Харитончик Корректор С. Шекмар

Редактор С. Патрушева

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и.открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7630/28

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4