Устройство для приема и передачи избыточных сигналов

 

Союз Советсиик

Социалистических

Республик (in 976466, ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К: АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 21. 05. 81 (21)- 3289290/18-24 (53)M. Кл.

G 08 С 19/28 с присоединением заявки 1те—

1Ьаударстееккы11 каиитет

666Р ив делан изебретекив и открытки (23) Приоритет— (53) УДК 621. 398. (088.8) Опубликовано 23.11.82 Бюллетень Фе 43

Дата опубликования описания 23. 1 1. 82 (72) Авторы изобретения

l0. П. Зубков, А. В. Иихаигов и Е. И. Нефедов (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ

ИЗБЫТОЧНЫХ СИГНАЛОВ

Изобретение относится к телеметрии и может найти применение в различных системах передачи информации, в которых используются избыточные коды.

Известны устройства для приема избыточных сигналов, содержащие ре- 5 шающий блок, приемный блок, формирователь сигналов (1 ).

Устройства обладают низкой помехоустойчивостью.

Наиболее близким по технической сущности является устройство для приема. и передачи избыточных cv:ãíàëîâ, содержащее блок вычитания, усилитель приемник, вход которого соединен с входом устройства, выход приемника . соединен с входом первого порогового . селектора и с входом блока буферной памяти, выход которого подключен к первому входу блока управления выдачей информации, второй вход и выход которого соединены соответственно с ,первым выходом и первым входом блока егистров памяти, выход которого со2 единен с выходом устройства; второй вход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом nepaoro порогового селектора, второй вход подключен к выходу второго порогово.го селектора, вход которого соединен с выходом сумматора, первый вход которого подключен к выходу двоичного регистра 1 2 .

Устройство имеет невысокую надеж" ность и конструктивно сложно..

Целью изобретения является повышение надежности функционирования устройства.

Поставленная цель достигается тем, что в устройство для приема и переда" чи избыточных сигналов, содержащее блок вычитания, усилитель, приемник, вход которого соединен с входом устройства, выход приемника соединен с входом первого порогового селектора и с входом блока буферной памяти, выход которого подключен к первому

97б4бб входу блока управления выдачей информации второй"вход и выход которого соединены соответственно с первым выходом и первым входом блока регистров памяти, выход, которого соединен с выходом устройства, второй вход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом первого порогового селектора, второй вход подклю- 16 чен к выходу второго порогового селектора, вход которого соединен с выходом сумматора, первый вход которого подключен к выходу двоичного регистра, введены двоичные счетчики, реша- ts ющий блок,. анализатор, ключевые элементы, элементы ИЛИ, третий пороговый селектор, первый вход первого элемента ИЛИ соединен с выходом приемника, второй его вход подключен к выходу 2о блока буферной памяти и к входу третьего порогового селектора, выход первого элемента ИЛИ соединен с первым входом блока вычитания, второй вход которого соединен с выходом второго 2s элемента ИЛИ, первый вход которого подключен к выходу третьего порогового селектора и к первому входу первого ключевого элемента, второй вход второго элемента ИЛИ соединен с вы- зв ходом первого селектора и с входом тратьего-элемента ИЛИ, выход которого подключен к входу двоичного регистра, второй вход третьего элемента

ИЛИ соединен с выходом первого ключевого элемента, второй вход которого подключен к выходу анализатора, к первому входу второго ключевога"элемента и к первому входу решающего блока, второй вход которого соединен с выходом первого счетчика и с вторым входом анализатора, выход решающего блока. подключен через второй счетчик к первому входу усилителя, второй вход которого соединен с выходом блока вычитания; выход усилителя подключен к входу второго счетчика, к второму входу анализатора и к второму входу второго-ключевого элемента, вы. ход которого соединен с вторым входом сумматора.

На чертеже изображена блок".схема устройства.

Устройство содержит приемник 1, пороговый селектор 2, декодер 3, блок

4 вычитания, двоичный регистр 5, счет" чик 6, решающий блок .7, сумматор 8, пороговый селектор, блок 10 регист" ров памяти, блок 11 управления выдачей информации, блок 12 буферной памяти, усилитель 13, анализатор 14, ключевой элемент 15, счетчик 16, элементы ИЛИ 17-19, пороговый селектор

20, ключевой элемент 21.

Для определенности будем считать, что устройством обрабатывается последовательный составной сигнал с избыточностью, т.е, на вход приемника 1 поступают последовательно элементарные сигналы 3.(с) (j = 1, и), входяj щие в состав сложного (с ставного) сигнала S(t) = (S„, t), S (t), 5 ;t)...

S+(t)), где n — длина комбинацйи избыточного кода, на oc neei которой формируются составные каналы с избыточностью (в момент времени

t = 3 ;/y - длительность элементар ного сигнала 5 (т.)), на выходе приемника 1 (это аналоговый демодулятор) появляется аналоговая величина (сигнал) Х., определяемая способом обработки элементарных сигналов в блоке видом используемых в качестве эле ментарных сигналов и отношением сигнал-шум на входе приемника 1. С выхода блока аналоговый сигнал одновременно обрабатывается в блоках: запоминается в ячейке памяти блока 12 буферной памяти; преобразуется с помощью поро гового селектора 2 в двоичный сигнал у - (его величина определяется отношением сигнал-шум на входе блока 1 и ) позволяет совместить аналоговое пространство выходных сигналов блока и дискретное пространство выходных сигналов блока 2), который через. элемент ИЛИ 19 записывается в ячейку памяти двоичного регистра 5 сдвига, а через элемент ИЛИ 18 подается на второй вход блока 4 вычитания; — поступает через элемент ИЛИ 17 ! на первый вход блока 4 вычитания.

В блоке 4 вычитания из величины сигнала Х- (по первому входу блока 4) вычитают величину сигнала у. (по второму входу блока 4). В результате на у выходе блока вычитания образуется разностный сигнал w, поступающий на усилитель 13 с изменяемым коэффициентом усиления. Величина коэффициента усиления этого усилителя изменяется дискретно. с шагом g y., определяемым р соответствии с требовани 4 ями к помехоустойчивости приема. В исходном состоянии, когда счетчик

976466 кодограмм 6 находится в единичном состоянии, коэффициент усиления сохраняет.данное значение на протяжении интервала времени, пока на вход блока 13 поступают разностные сигналы с индексом j = 1-:и. Усиленный в блоке 13 разностный сигнал о " w1 одновременно подается на вход счетчика 16 импульсов, переводя его в состояние ")" (импульс переполнения появляется на выходе счетчика,при j = n) на второй вход блока 5 (ключевой элемент), который открывается постоянным положительным сигналом с выхода анагизатора 14, и на первый вход анализатора (блока} 14. Анализатор позволяет оц нить-величину входного сигнала + w ., сравнивая

его с некоторой пороговой величиной

Ч (величина порогового напряжения 20 определяется отношением сигнал — шум на входе блока l). При (< w --) с Ч,„).

1 на выходе анализатора сигнал отсутствует. Если в результате сравнения окажется, что (ф- w ) > Ч„, то íà 2s выходе анализатора формируется постоянное напряжение положительной или отрицательной полярности. Знак этого выходного постоянного напряжения bnределяется наличием или отсутствием управляющего сигнала на втором его входе. Если на втором входе анализатора присутствует сигнал (импульс переполнения с выхода счетчика 16 импульсов), что полярность его выходного сигнала отрицательная, то в против| ном случае положительная.

Входные элементарные сигналы поступают на вход приемника 1 последовательно,,обрабатываясь .по вышеописан ному алгоритму. С выхода порогового селектора 2 двоичные сигналы поступают также на вход декодера 3, где после накопления всех и двоичных сигналов (символов) происходит отождествление входной двоичной кодовой комбинации первой грубой оценки, ее и определяют эти символы (у с ближай1 шей выходной двоичной разрешенной кодовой комбинацией y„1, которая записывается в блок 10 регистров памяти}.

Если и после анализа последнего усиленного разностного сигнала cL.и„, анализатор не обнаруживает факта превышения им порогового напряжения, то

5S импульс переполнения с выхода счетчика 16 импульсов через решающий блок

7 поступает на вход счетчика 6 кор>-. грамм, переводя его в состояние "2".

После этого формироваяие разностных ° сигналов происходит уже в результате считывания аналоговых сигналов из блока 12 буферной памяти (с регенерацией), причем скорость ,считывания больше скорости ввода информации. в устройство (через элемент

ИЛИ 17 на первый вход блока 4 вычитания, а через блок 20 и элемент ИЛИ 18 на второй вход блока 4). Полный цикл считывания информации из блока 12 может осущес-вляться несколько раз (количество циклов определяется пара" метрами кода, отношением сигнал-шум на входе приемника 1, интенсивностью помех, исказивших составной сигнал с избыточностью), соответственно, меняется состояние счетчика 6, емкость которого определяется количеством цик лов считывания информации из блока 12

Если же анализатор обнаруживает, что усиленный разностный сигнал

I сС- х1) Ъ Чу, то на выходе анализатора формируется постоянный сигнал отрицательной полярности, который, поступая на второй вход решающего блока 7 и запоминаясь в нем, запрещает прохождение сигналов с первого входа этогс блока на его выход. Если же номер усиленного разностного сигнала, для которого выполняется условие (А. w ) Ъ| Ч„ не является кратным и, т. е. цикл считывания еще не закончился, то осуществляется считывание информации яз блока 12 до тех пор, пока не будет закончен текущий цикл считывания. В конце этого цикла когда на выходе счетчика 16 импульсов появляется импульс переполнения, анализатор по управляющему сигналу на втором входе формирует на своем .выходе постоянный сигнал -положительной полярности, длительность-которого равна длительности цикла считывания из блока буферной памяти, открывающий ключевые элементы 15 и 21.

После этого осуществляется еще один цикл считывания информации из блока 12 буферной памяти, в ходе ко" торого выходные сигналы d.- w> блока

13, усиленные в такое же количество раз, как и сигналы в предыдущем цикле, счиривания, через открытый ключевой элемент 15 поступают на второй вход сумматора 8 синхронно с выходными двоичными сигналами у двоичного ре;истра 5. Эта синхронйость обеспечи976466 вается тем, что выходные сигналы блока 12. превращаясь на выходе порогово го селектора 20 в двоичные сигналы, через открытый ключевой элемент и элемент ИЛИ l9 поступают на вход no- S следовательного регистра 5 сдвига, таким образом "выталкивая" двоичные сигналы, записанные s регистре, на аго выход.

На выходе сумматора 8 Формируются символы новой точной оценки составного сигнала, которые с помощью порогового селектора 9 преобразуются в двоичные сигналы у второй грубой оценки составного сигнала с избыточностью, Она поступает на вторсй вход декодера 3, в котором отождествляется с выходной двоичной разрешенной кодовой комбинацией у », записывающейся в блок 10 регистров памяти. После этого приводятся в исходное состояние анализатор 14 (на его выходе отсутствует сигнал), счетчик 16 импульсов (в нулевое) и счетчик 6 кодограмм (s единичное состояние). 25

Далее в блок 11 управления выдачей информации из блока 12 буферной памяти считывается точная копия составного сигнала с избыточностью (последний цикл считывания), а из блока регист- 30 ров памяти — разрешенная комбинация у р. и у О (с регенерацией). В 8локе 1 определяют степень близости у> и . у с точиой оценкой составного сигнала с избыточностью. После этого по управляющему сигналу из блока 11 происходит считывание на выход устройства той из разрешенных кодовых комбинаций, степень близости которой с точной оценкой выше.

Предлагаемое устройство обладает белее высокими технико-экономическими показателями по сравнению с известным. Как следует из принципа работы предлагаемого устройства, время

Формирования. второй грубой оценки в нем равно Т1 = n Г, а в известном устройстве Т у" (фс е 1). Надежность -функционирования устройства

>,обратйо..пропорциональна скорости об-. работки, следовательно, предлагаемое

1 устройство функционирует надежнее известного;

Дополнительный положительный эффект заключается в том, что исходная оцен" ка составного сигнала с избыточностью

5 (первая грубая оценка) хранится .в двоичном регистре 5 сдвига при считывании информации из буферного блока 12! памяти. Этот Факт также служит повышению надежности функционирования устройства.

Формула изобретения

Устройство для приема и передачи избыточных сигналов, содержащее блок вычитания, усилитель, приемник, вход которого соединен с входом устройства, выход приемника соединен с вхо-. дом первого порогового селектора и с входом блока буферной памяти, выход которого подключен к первому входу блока управления выдачей информации, второй вход и выход ко орого а соединены соответственно с первым выходом и первым входом блока регистров памяти, выход которого соединен с выходом устройства, еторой вход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом первого порогового селектора,.второй вход подключен к выходу второго порогового селектора, вход которого соединен с выходом сумматора, первый вход которого под ключен к выходу двоичного регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в устройство введены двоичные счетчики, решающий блок, анализатор ключевые элементы, элементы ИЛИ, третий пороговый селектор, первый вход первого элемента ИЛИ соединен с выходом приемника, второй его вход подключен к выходу буферного блока памяти и к входу третьего порогового селектора, выход первого элемента, ИЛИ соединен.с первым входом бсйка вычитания второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подклЮчен к выходу третьего порогового селектора и к перво му входу первого ключевого элемента, второй вход второго элемента ИЛИ соединен с выходом первого порогового селектора и с первым входом третьего элемента ИЛИ, выход которого подключен к входу двоичного регистра, второй вход третьего элемента ИЛИ соединен с выходом первого ключевого элемента, второй вход которого подключен к выходу анализатора, к перес му входу второго ключевого элемента и к первому входу решающего блока, второй вход которого соединен с выхо дом первого. счетчика, и с BTopblM вхо..

9 976466 10 дом анализатора, выход решающего бло- Источники информации, ка подключен через второй счетчик к принятые во внимание йри экспертизе первому входу усилит ля, второй вход которого соединен с выходом блока вы- 1. Бородин Л.Ф. Введение в теорию читания, выход усилителя подключен помехоустойчивого кодирования. M., к входу второго счетчика, к второму "Советское радио", 1970, с. 217. входу анализатора и к второму входу второго ключевого элемента, выход 2. Авторское свидетельство СССР которого соединен с вторым входом по заявке Р1 27771952-24, 12.12.79 сумматора. 1О (прототип).