Устройство для цифрового функционального преобразования

 

Союз Советснии

Социалистических

Республик

О П И С А Н И Е ()985792

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (81) Дополнительное к авт. свид-ву (5t)M. Кл.

G 01 F 15/353 (22)Заявлено !3,07;81 (21) 3314580J18-24 с прнсоелинением заявки¹

3Ьеуааротоеиый комитет.

СССР ао двлаи изобретений и открытий (23) Приоритет

Опубликовано 30. 12. 82. Бюллетень ¹ 48 (53) gag 68! ° 325 (088, 8) Дата опубликования описания 30.12.82 (72) Авторы изобретения

А.С. Трахтенберг, 3.А. Рубчинский и С.Д.

Кишиневский ордена "Знак Почета" завод им. 50-летия СССР и (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОГО

ФУНКЦИОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ

Изобретение относится к автомати-, ке и вычислительной технике и может найти применение для кусочно-линейного функционального преобразования цифровых сигналов.

Известен цифровой функциональный преобразователь, содержащий формирователь кода аргумента, блок сравнения кодов, блок вычитания кодов, множительный блок, блоки памяти, коммутаторы и выходной сумматор 3! ).

Известей также цифровой функциональный преобразователь, содержащий блок формирования кода номера отрезка, дешифратор, блоки памяти, генератор импульсов, элемент запрета, группу элементов И, счетчики, блоки сравнения кодов и выходной реверсивный счетчик (2 ).

Общим недостатком известных преобразователей является ограниченный диапазон скорости изменения аргумента.

Наиболее близким к предлагаемому является устройство для цифрового

2 функционального преобразования, содержащее входной регистр, подключенный

-информационными входами к шинам ввода агрумента, первый реверсивный счетчик, выходы которого соединены с вы5. ходами устройства и с первой группой входов первого блока вычитания кодов, подключенного старшим разрядом вто" рой группы входов к выходу старшего разряда блока памяти, выходом знака разности - к входу управления реверсом первого реверсивного счетчика, выходами кода разности - к управляющим входам управляемого делителя час тоты, а выходом обнуления - к входу стробирования управляемого деленйя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом " с сигнальным входом управляемо мого делителя частоты, выход котороr0 подключен к счетному входу первого реверсивного счетчика, причем выходы входного регистра через дешифра98579 тор адреса соединены с входами блока памяти, подключенного выходами младших разрядов к младшим разрядам второй группы входов первого блока вычитания кодов, соединенного выходом обнуления с управляющим входом входного регистра (3 ).

Недостатками прототипа являются ограниненный диапазон скорости изменения аргумента и пониженная динамическая точность преобразования, так как для нормальной работы устройства необходимо ограничивать крутизну изменения аргумента функции для исключения пропусков участков аппроксимации при воспроизведении функции.

Цель изобретения - расширение диапазона скорости изменения аргумента и повышение динамической точности преобразования.

Поставленная цель достигается тем, что в устройство для цифрового функционального преобразования, содержащее входной регистр подключенный ин9

25 формационными входами к шинам ввода аргумента, первый реверсивный счетчик, выходы которого соединены с выходами устройства и с первоЙ группой входов первого блока вычитания кодов, подзо ключенного старшим разрядом второй группы входов к выходу старшего разl ряда блока памяти, выходом знака разности — к входу управления реверсом первого реверсивного счетчика, выходами кода разности — к управляющим входам упранляемого делителя частоты, а выходом обнуления — к входу стробирования управляемого делителя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом "О генератора импульсов, а выходом - с. сигнальным входом управляемого делителя частоты, выход которого подключен к счетному входу первого реверсивного счетчика, дополнительно введены второй блок вычитания кодов, второй реверсивный счетчик, группа компараторон, группа регистров опорных кодов, второй элемент И, триггер, элемент задержки, группа элементов И и сумматор,50 соединенный первой группой входов с выходами входного регистра, младшим разрядом второй группы входов - с выходом триггера, а выходами - с первой группой входов второго блока вычита- 55 ния кодов, подключенного второй группой входов к выходам второго реверсивного счетчика и к адресным входам бло2 4 ка памяти, выходами кода разности - к первым группам входов компараторов группы, выходом обнуления - к первому входу второго элемента И и к стробирующим входам компараторов, а выходом знака разности - к входу управления реверсом второго реверсивного счетчика и к установочному входу триггера, соединенного входом обнуления с упра" вляющим входом входного регистра и с выходом второго элемента И, подключенного вторым входом к выходу обнуления первого блока вычитания кодов и через элемент задержки к счетному входу второго реверсивного счетчика, причем выходы регистров опорных кодов соедине.ны соответственно с вторыми группами входов компараторов группы, подключенных выходами к входам управления коэффициентом пересчета первого реверсивного счетчика и к первым входам элементов И группы, соединенных вторыми входами с выходами младших разрядов блока памяти, а выходами с младшими разрядами второй группы входов первого блока вычитания кодов.

На фиг. 1 изображена блок-схема устройства для цифрового функционального преобразования; на фиг. 2 - график воспроизводимой функции, поясняющий работу устройства.

Устройство (фиг. 1) содержит первый реверсивный =четчик 1, выходы которого соединены с выходами устройства и с первой группой входов первого блока 2 вычитания кодов. Блок 2 подключен старшим разрядом второй группы входов к выходу старшего разряда блока 3 памяти, выходом 4 кода разности - к управляющим входам управляемого делителя 5 частоты, выходом 6 знака разности — к входу управления реверсом реверсивного счетчика 1, а выходом 7 обнуления - к входу стробирования делителя 5 частоты и к первому входу первого элемента И 8. Элемент И 8 соединен вторым входом с выходом генератора 9 импульсов, а выходом - с сигнальным входом делителя 5, выход которого подключен к счетному входу счетчика 1. Входной регистр 10 соединен информационными входами с шинами 11 ввода аргумента, а выходамис первой группой входов сумматора 12.

Сумматор 12 соединен младшим разрядом второй группы входов с выходом триггера 13, а выходами - с первой группой входов второго блока 14 вычитания кодов. Блок 14 подключен вто"

5 9857 рой группой входов к выходам второго реверсивного счетчика 15 и к адресным. входам блока 3 памяти, выходами 16 кода разности - к первым группам входов компараторов 17, выходом 18 обнуле.ния - к первому входу второго элемента И 19 и к стробирующим входам ком" параторов, а выходом 20 знака разности - к входу управления реверсом счетчика 15 и к установочному входу триг- 1о гера 13. Триггер 13 соединен входом обнуления с управляющим входом входного регистра 10 и с выходом элемента

И 19 подключенного вторым входом к выходу 7 обнуления блока 2 вычитания и кодов и через элемент 21 задержки к счетному входу счетчика 15. Выходы регистров 22 опорных кодов соединены соответственно с вторыми группами входов компараторов 17, подключенных вы- щ ходами к входам управления коэффициентом пересчета счетчика 1 и к первым входам элементов И 23 группы, соединенных вторыми входами с выходами младших разрядов блока 3 памяти, а 2з выходами - с младшими разрядами второй группы входов блока 2 вычитания кодов.

Устройство работает следующим образом. 30

8 блок 3 памяти заносятся ордина ты,узловых точек функции преобразова- .ния f(х ),где k=O, l, 2. .. причем в первую ячейку заносится нулевой код. выходному коду реверсивного ewer чика 15, разрядность которого определяется количеством узловых точек, хранимых в блоке 3, находится код узловой точки соответствующего значения функции преобразования. С помощью блока 2 вычитания кодов и управляемого делителя 5 автоматически устанавлива" ется коэффициент наклона аппроксимиРующих отрезков.

В блоке 14 вычитания кодов. определяется разность между поступившим и предыдущим значениями аргумента. По" лученная разность поступает на входы компараторов 17, где сравнивается с соответствующими опорными кодами регистров 22. По срабатыванию соответствующих компараторов устанавливается коэффициент пересчета разности счетчика 1 и разрядность второй группы входов блока.2 вычитания, определяю«И щая дискретность воспроизведения функции в зависимости от скорости изменения (крутизны) аргумента, В случае поступления в регистр 10 аргумента х;, g2 6 значение которого находится между узловыми: точками аппроксимации, триггер

13 выдает единицу на младший разряд второй группы входов сумматора 12 при возрастании аргумента и нуль - при убывании аргумента, что необходимо для установления в блоке- 14 вычита" ния кодов значения аргумента, к которому осуществляется интерполяция.

Элемент 21 задержки задерживает передний фронт сигнала совпадения кодов с выхода 7 блока 2, поступающий на очередной вход счетчика 15, на время вычисления блоком 14 кода разности. В регистры 22 опорных кодов заносятся соответствующие коды, превышение которых характеризует пропуск on" ределенного числа участков аппроксимации.

В исходном состоянии счетчики 1 и

15, регистр l0 и триггер 13 обнулены и нулевой код с выходов счетчика 15 поступает на адресные входы блока 3 памяти. При этом нулевой код f(xo) из первой ячейки блока 3 поступает в блок 2 вычитания, вырабатывающий разность кодов с выходов блока 3 и счетчика 1. Передний фронт сигнала cosnaдеиия с выхода 7 блока 2 поступает на первый вход элемента И 8,. закрывая его на время установки коэффициента деления, на вход стробирования делителя 5 частоты, разрешая установку в делителе 5 ккооээффффииццииееннтта а ддееллеенниияя, через элемент 21 задержки на вход счетчика 15, переводя его в. следующее состояние, и на второй вход эпемента И

19. На .первый вход элемента.И l9 поступает передний фронт сигнала совпадения с выхода 18 блока 14, в реэуль тате чего элемент И 19-открывается, разрешая передачу кода следующего значения аргумента во входной регистр 10, и переключая триггер 13 в единичное состояние.

Рассмотрим работу устройства при поступлении нд его входы аргумента различной крутизны (фиг. 2), При поступлении на входы регистра 10 кода первого значения аргумента х> блоком

14 вычисляется разность кодов сумматора 12 и счетчика 15, которая не ïðåвышает порогов срабатывания компараторов 17. Таким образом, разрядность счетчика 1 не изменяется и ни один из элементов И 23 не заперт. По коду счетчика 15 осуществляется выборка узловой- точки соответствующего значения функции на первом участке аппро7 9857 ксимации, которая поступает из блока

3 памяти на входы блока 2, формирующего разность кодов f{x„) и f(хо).

Эта разность поступает с выходов 4 блока 2 на управляющие входы делителя 5 частоты, в котором устанавливается соответствующий коэффициент деления. После прихода на вторую груп пу входов блока 2 значения функции

f{x1) на выходе 7 блока 2 вырабатыва- 10 ется задний фронт сигнала обнуления, задержанный на время, необходимое для установки коэффициента деления делителя 5 частоты. По заднему фронту сиrнала с выхода 7 блока 2 открывается 15 элемент И 8 и импульсы с выхода генератора 9 поступают через делитель 5 частоты на счетный вход счетчика 1.

Таким образом, выполняется линейная интерполяция функции на выбранном ин- 20 тервале аппроксимации. Формируемый в счетчике 1 выходной код устройства при необходимости может быть преобразован в аналоговый сигнал соответствующим цифро-аналоговым преобразова- 25 телем.

При совпадении кода счетчика 1 и кода f(x ) на выходе 7 обнуления блока 2 фоомиочется очередной импульсный сигнал совпадения, по которому элемент И 8 закрывается. Ilo сигналам совпадения с выхода 18 обнуления блока

14 и выхода 7 обнуления блока 2 элементом И 19 выдается разрешение на считывание в регистр 10 кода следую35 щего х;+1 (фиг. 2) значения аргумента. Передний фронт сигнала совпадения с выхода 7 блока 2, задержанный элементом 21 задержки на время, необходимое для формирования на выходах 16 кода разности блока 14, переводит счетчик 15 в следующее состояние.

Счетчик 15 осуществляет выборку соответствующего значения функции f(x<) из блока 3 памяти. В блоке 2 формиру"45 ется разность кодов f(x ) и 1(х1), поступающая на управляющие входы делителя 5 частоты и устанавливающая коэффициент передачи на очередном участке аппроксимации. Задним фронтом импульса совпадения с выхода 7 блока 2 элемент И 8 открывается и начинается линейная интерполяция второго участка функции.

По совпадению кода счетчика 1 и

55 кода f (х ) блока 3 памяти на выходе 7 блока 2 ормируется очередной импульсный сигнал, по которому элемент И 8 закрывается, счетчик 15 переходит в

92 8 следующее состояние и через элемент

И 19 дается разрешение на считывание в регистр 10 очередного значения аргумента. При поступлении в регистр 10 кода аргумента х +2 (фиг. 2) в блоке

14 формируется разность кодов между значениями сумматора 12 и счетчика 15, поступающая по заднему фронту сигнала с выхода 18 обнуления блока 14 на входы компараторов 17. При этом сработают компараторы, у которых входное значение превысит пороговое (задаваемое регистрами 22 опорных кодов), устанавливают необходимую разрядность счетчика 1 и блокируют соответствующие выходы младших разрядов блока 3 памяти через элементы И 23. Таким образом, увеличивается дискретность шага интерполяции, что позволяет выполнить интерполяцию последовательно на всех участках аппроксимации между значениями аргумента х и х < (фиг. 2) с более высокой скоростью, определяемой крутизной изменения аргумента. По коду счетчика 15 осуществляется выборка соответствующего значения функции f(x ) из блока 3 памяти. В блоке

2 формируется разность кодов f(x Q u

<(х2), поступающая на управляющие входы делителя 5 частоты и устанавливающая коэффициент передачи на очередном участке аппроксимации. Задним фронтом импульса совпадения с выхода 7 блока

2 элемента И 8 открывается и начинается линейная интерполяция третьего участка функции.

Воспроизведение участков аппроксимации продолжается до момента достижения счетчиком 15 кода, содержащегося в сумматоре 12. При совпадении кодов счетчика 15 и сумматора 12 на выходе 18 обнуления блока 14 формируется импульс и по совпадению его с импульсным сигналом с выхода 7 блока 3 через элемент И 19 выдается разреше ние на считывание в регистр 10 очередного значения аргумента.

На последующих участках аппроксимации. устройство работает аналогично вышеописанному.

При изменении знака крутизны функции разность между соседними значениями узловых точек функции изменяет знак и признак знака крутизны с выхода 6 блока 2 управляет реверсом счетчика 1. При изменении знака крутизны аргумента разность кодов счетчика 15 и сумматора 12 также изменяет знак и признак этого знака с выхода 20 бло9 98579 ка 14 управляет реверсом счетчика 15 и состоянием триггера 13.

Таким образом, предлагаемое устройство по сравнению с прототипом позволяет воспроизводить функции в бо- s лее широком диапазоне скорости изменения аргумента и с меньшей динамической ошибкой преобразователя, что определяется возможностью изменения дискретности шага применения воспроизво- 111 димой функции в зависимости от крутизны аргумента, приводящей к изменению времени воспроизведения участков и позволяющей воспроизводить промежуточные участки аппроксимации. 15

Формула изобретения

Устройство для цифрового функцио- 20 нального преобразования содержащее входной регистр, подключенный информационными входами к шинам ввода аргумента, первый реверсивный счетчик, выходы которого соединены с выходами 25 устройства и с первой группой входов первого блока вычитания кодов, подключенного старшим разрядом второй группы входов к выходу старшего разряда блока памяти, выходом знака рва- зо .ности - к входу управления реверсом первого реверсивного счетчика, выходами кода разности — к управляющим входам управляемого делителя частоты, а выходом обнуления — к входу строби-З5 рования управляемого делителя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом " с сигнальным входом управляемо- 4в го делителя частоты, выход которого подключен к счетному входу первого реверсивного счетчика, о т л и ч а ющ е е с я тем, что, с целью расширения диапазона скорости изменения аргумента и повышения динамической точности преобразования, в устройство введены второй блок вычитания кодов, !

2 10 второй реверсивный счетчик, группа компараторов, группа регистров опорных кодов, второй элемент И, триггер, элемент задержки, группа элементов И и сумматор, соединенный первой группой входов с выходами входного регистра, младшим разрядом второй группы входов - с выходом триггера, а выходами — с первой группой входов второго блока вычитания кодов, подключенного второй группой входов к выходам второго реверсивного счетчика и к адресным входам блока памяти, выходами кода разности — к первым группам входов компараторов группы, выходом обнуления - к первому входу второго элемента И и к стробирующим входам компараторов, а выходом знака разностик входу управления реверсом второго реверсивного счетчика и к установочному входу триггера, соединенного входом обнуления с управляющим входом входного регистра и с выходом второго элемента И, подключенного вторым входом к выходу обнуления первого блока вычитания кодов и через элемент задержки к счетному входу второго реверсивного счетчика, причем выходы регистров опорных кодов соединены соответственно с вторыми группами входов компараторов группы, подключенных выходами к входам управления коэффициентом пересчета первого реверсивного счетчика и к первым входам элементов И группы, соединенных вторыми входами - с выходами младших разрядов блока памяти, а выходами - с младшими разрядами второй группы входов первого блока вычитания кодов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР и 463116, кл. 6 06 F 15/20, 1973 °

2. Авторское свидетельство СССР

1г 691864, кл. G 06 F 15/34, 1977.

3. Авторское свидетельство СССР по заявке N 285501/4, кл. G 06 Г 15/353, 1979 (прототип).

985792

@ f Jri+t Хв

Составитель С. Казинов

Редактор Н. Стащишина Техред Л.Пекарь Корректор О. Билак

Заказ 10166/69 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,