Устройство для преобразования кодов с одного языка на другой

 

Союз Советских

Социалистических

Республик

ОП ИСАЙИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 985793 (61) Дополнительное к.авт. свид-ву— (5l) A%. Кл. (22) Заявлено 01.07. 81 (2) ) 3314649/18-24 с присоелиненнем заявки №G 06 F 1>/38

Вкударстеснный комитет

СССР (23) Приоритет (53) УДК 681.325

088.8 ао делам изобретений н открытий

Опубликовано 30.12.82. Ьюллетень № 48

Дата опубликования описания 30 . 12 .82 (72) Авторы изобретения

С. Н. Ткаченко, В.-А. Мельников, Г. Н и B. С. Харченко (71) Заявитель (4) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ КОДОВ

С ОДНОГО ЯЗЫКА НА ДРУГОЙ

Изобретение относится к вычисли- тельной технике и может быть исполь зовано в системах преобразования N обработки информации, в частности в системах с диалоговым режимом разработки, отладки и выполнения программ, в аппаратных преобразователях (эмуляторах, интерпретаторах и т. и.), а также в вычислительных системах с языком высокого уровня.

Известно устройство, которое содержит последовательно включенные дешифратор, блок памяти слов выходного языка и регистр выдачи, первый выход которого подключен к выходу устройства, первый информационный вход устройства через блок элементов И подключен к входу приемного регистра, второй информационный вход устройства подключен к первому входу первого элемента И и второму выходу блока элементов И (1j.

Недостатком этого устройства является низкая достоверность информации, обусловленная отсутствием контроля

Функционирования, и ограниченные функциональные возможности иэ-за ограниченного класса возможных преобразований слов входного языка в слова выходного языка (только взаимно однозначное преобразование слов выходного языка, либо преобразование слова входного языка в фиксированную последовательность слов выходного языка).

Известно устройство, которое содержит регистр приема, регистр управления, элемент НЕ, блок элементов

И, в котором выходы регистра приема соединены через дешифратор с входами блока памяти, первая группа выго ходов которого соединена через регистр выдачи с выходами. устройства (2).

Недостатками указанного устройства являются низкие функциональные

9й793 возможности устройства, обусловленные ограниченным классом преобразо- ваний слов входного языка, большим временем преобразования, а также отсутствием контроля правильности преобразования в последовательность кодов выходного языка.

Кроме того, устройству присуща и низкая экономичность, обусловленная большим объемом блока памяти слов 10 выходного языка, в котором для каждого входного слова записана:соответствующая последовательность слов на выходном языке. Поэтому если одно и тоже слово (оператор) выходного языка присутствует в нескольких последовательностях, эквивалентных различным входным словам, то данное слово оператор ) дол>нно быть записано в блоке памяти несколько раз.Это 20 при водит к большой и збыто чности информации в блоке памяти и как следствие - к снижению его экономичнос ти. !

Наиболее близким к предлагаемому . по технической сущности является устройство, содержащее дешифратор, выход которого соединен с входом блока памяти, первый выход которого под30 ключен к входу регистра выдачи, первый выход которого подключен к выходу устройства, регистр приема, первый вход которого соединен с выходом первого блока элементов И, первые входы которого соединены с первым информационным входом устройства, тактовый вход которого подключен к первому входу первого элемента И и к вторым входам элементов И первого блока, блок выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом приемного регистра, второй вход- блока выбора режима является вторым информационным входом устройства, второй вход второго блока элементов И подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход которого соединен с вторым выходом регистра выдачи, третий вход модификатора адреса соединен с первым выходом блока выбора режима, выход модификатора адреса через регистр адреса соединен с входом дешифратора адреса, управляющий вход которого соединен с выходом первого элемента

И, второй выход блока памяти слов выходного языка подключен к счетному входу счетчика, выход третьего элемента И подключен к третьему входу первого блока элементов И и к входам первого элемента задержки, выход элемента HF. соединен с вторым входом первого элемента И 1.3 1.

Недостатками указанного устройства являются узкие функциональные возможности,не позволяющие достигнуть требуемой производительности, и низкая достоверность информации.

Ограниченность функциональных возможностей объясняется следующим. Устройство для преобразования кодов может использоваться в вычислительных системах (ВС ) в режимах компиляции, интерпретации и эмуляции. В режиме компиляции осуществляется ввод текста на исходном (входном ) языке в устройство хранения информации системы обработки информации.

После ввода текста производится его преобразование в некоторый объективный (внутренним ) код системы с помощью программных (например, как в указанном устройстве ) средств. Далее выполняется синтаксический контроль текста в соответствии с правилами реализуемых языков. Выполнение программы, заданной текстом, возможно только после полного окончания процесса трансляции.

Наиболее перспективным 8 совре менных системах с разделением времени является режим интерпретации, который позволяет оперативно выполнять задания в системе. В режиме интерпретации параллельно с вводом информации в систему осуществляется анализ текста на уровне законченных синтаксических конструкций, например операторов входного языка. Однако исходный (входной ) текст может быть запущен на выполнение только после окончания его преобразования целиком в текст на выходном языке.

Очевидным недостатком описанных режимов трансляции, компиляции и интерпретации является большое время выполнения задания.

Однако весьма существенного повышения эффективности производитель" ности системы можно достичь, если ввод, анализ и реализацию входного текса проводить параллельно (одновременно). Этот режим называется ша.

985793 говой интерпретацией.Он позволяет повысить скорость выполнения задания пользователя и снизить трудоемкость процесса отладки путем возможности осуществления параллельного ввода программы и исходных данных и анализа (оперативного} результатов выполнения. Однако для реализации данного режима преобразования входных слов устройство должно содержать 1в элементы и средства для управления процессом преобразования информации в зависимости от хода реализации задания, т.е. на основании оперативного анализа значений логических условий.

Ввиду того, что в схеме известного устройства отсутствуют такие элементы и средства, оно не может реализовать режим шаговой интерпретации. 26

Это обстоятельство ограничивает функциональные возможности устройства.

Низкая достоверность информации, выдаваемой устройством, обусловлена отсутствием контроля функционирова- 25 ния. В этих условиях ошибка при формировании адреса в последовательности слов выходного языка приводит к искажению хода и, следовательно, результатов процесса преобразования, 50 которые могут быть обнаружены по косвенным признакам только на более поздних этапах работы устройства.

Цель изобретения - повышение про35 изводительности и достоверности работы устройства.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор адреса, выход которого соединен с входом блока памяти слов выходного языка, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к выходу. устройства, регистр приема„ первый вход которого соединен с выходом первого блока элементов И, первый вход которого соединен с первым ин" формационным входом устройства, тактовый вход устройства подключен к первому входу первого элемента И и к

50 второму входу первого блока элемен- тов И, блок выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом регистра приема, второй вход блока выбора режима является вторым информационным входом устройства, второй вход второго блока элементов И

6 подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход ко" торого соединен с вторым выходом регистра выдачи,-третий вход модификатора адреса подключен к первому выходу блока выбора режима, выход модификатора адреса через регистр адреса соединен с информационным входом дешифратора адреса, управляющий вход которого соединен с выходом первого элемента И, второй выход блока памяти слов выходного языка подключен к счетному входу счетчика, второй, третий элементы И, элемент НЕ, выход которого соединен с вторым входом первого элемента И, выход третьего элемента И соединен с третьим входом первого блока элементов И и входом первого элемента задержки, введены регистр логических условий, преобразователь кодов, блок сравнения, второй элемент задержки, триггер блокировки, блок разрешения преобразования, причем третий информационный вход устройства соединен с первым входом регистра логических условий, выход которого соединен с четвертым входом модификатора адреса и с первым входом преобразователя кодов, второй вход которого соединен с вторым выходом блока выбора .режима, третий вход, преобразователя кодов соединен с выходом регистра приема, а выход - с первым входом блока сравнения второй вход которого подключен к выходу счетчика, вход установки в нуль которого подключен к выходу второго элемента задержки, первому входу второго элемента И, входу установки в нуль регистра логических условий и первому входу блока разрешения преобразования, второй вход которого соединен с тактовым входом устройства, выход - с первым входом третьего элемента И, второй вход которого сое™, динен с вторым входом второго элемента И и нулевым выходом триггера блокировки, единичный вход которого подключен к выходу блока сравнения, управляющий вход которого соединен с третьим выходом блока памяти слов выходного языка, входом второго элемента задержки и входом установки в. нуль регистра приема.

Блок выбора режима в устроистве содержит дешифратор, узел памяти, 985793

Преобразователь кодов в устройстве содержит две группы элементов суммы по модулю два, причем первые входы элементов суммы по модулю два первой группы соединены с первым входом преобразователя, второй вход которого соединен с первыми входами элементов суммы по модулю два второй группы и вторыми входами элементов суммы по модулю два первой группы, третий вход преобразователя соединен с третьими входамй,элементов суммы по регистр, причем вход узла памяти соединен с выходом дешифратора, первый и второй входы которого являются соответственно, первым и вторым входами -блока, вход регистра соединен с выходом узла памяти, выходы регистра являются соответственно первым и вторым выходами блока.

Модификатор адреса содержит четыре группы элементов И, три группы 10 элементов ИЛИ, две группы элементов суммы по модулю два, элемент НЕ, причем первые входы элементов И первой группы и первые входы элементов суммы по модулю два первой группы соединены с первым входом модификатора, второй вход которого соединен с вторыми входами элементов суммы по модулю два первой группы, с первыми входами элементов суммы по модулю два второй группы и с первыми входами элементов И второй груп-. пы, вторые входы которых соединены с выходом элемента НЕ, вход которого соединен с третьим входом моди- 2% фикатора и вторыми входами элементов

И первой группы, выходы которых соединены соответственно с первыми входами элементов ИЛИ первой, второй и третьей группы, выходы элементов 30 суммы по модулю два первой группы соединены соответственно с первыми входами элементов И третьей группы, вторые входы которых соединены с выходом элемента НЕ и с первыми входами элементов И четвертой группы, вторые входы которых подключены соответственно к выходам элементов суммы по .модулю два второй группы, вторые входы которых соединены с чет- s0 вертым входом модификатора, выход которого соединен с выходами элементов ИЛИ первой, второй и третьей групп, вторые входы которых соединены с выходами элементов И второй, третьей и четвертой .групп. модулю два второй группы, а выходы элементов суммы по модулю два первой и второй групп соединены с выходам преобразователя.

Блок разрешения преобразования в устройстве содержит триггер подготовки, элемент И, два элемента ИЛИ, три одновибратора, причем первый вход элемента И соединен с первым входом блока, второй вход которого соединен с единичным входом триггера подготовки, единичный выход которого соединен с вторым входом элемента И и через первый одновибратор с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом эле" мента И, а выход - со счетным входом триггера управления, единичный выход которого через второй одновибратор соединен с первым входом второго элемента ИЛИ, второй вход которого сое-. динен с выходом третьего одновибратора, вход которого соединен с нулевым выходом триггера управления, выход второго элемента ИЛИ является выходом блока.

Сущность изобретения состоит в следующем.

Для реализации режима шаговой интерпретации в устройство введен регистр логических условий, на вход которого поступают логические условия, идентифицирующие ход преобразования. Информация с выхода этого регистра поступает на модификатор адреса и позволяет формировать только ту ветвь последовательности слов выходного языка, которая соответствует действительному ходу процесса преобразования. Кроме того, на вход модификатора адреса поступает входное слово, что позволяет использовать одни и те же слова выходного языка в различных словах входного языка. Это, в свою очередь, повышает экономичность устройства за счет сокращения памяти слов выходного языка. Ресурс памяти может быть использован для вспомогательных операций, например для микрокоманд диагностирования устройства.

Для повышения достоверности информации, что особенно важно в режиме шаговой интерпретации, поскольку выдача результатов происходит параллельно с преобразованием информации, устройство дополнительно содержит преобразователь кодов, блок срав985793

10 нения, второй элемент задержки и триггер блокировки. Суть предлагае» мого метода повышения достоверности информации состоит в том, что по окончании преобразования любой последовательности входного языка в последовательность выходного языка производится проверка соответствия длины выходной последовательности заданной.

Для этого в процессе работы устрой- <В ства счетчиком производится подсчет количества выдаваемых кодов. Количество выданных слов выходного языка в конце преобразования сравнивается с заданным, сформированным преобра- 15 зователем кодов.

Введение регистра логических условий обусловлено необходимостью идентификации ветви преобразования.

Введение преобразователя кодов 2î позволяет Формировать код длины заданной, последовательности слов выходного языка.

Введение блока сравнения вызвано необходимостью формирования сигнала ошибки при несоответствии заданной длины последовательности слов выходного языка и реальной длины последовательности, которая получилась в результате преобразования. 30

Введение триггера блокировки позволяет осуществить блокировку процесса преобразования кодов входного языка на том входном слове, на котором обнаружено несоответствие длины выходной последовательности за.данной .

Введение второго элемента задеожки обусловлено необходимостью после

40 выполнения преобразования очередного слова и сравнения кодов длин выходной последовательности заданной произвести обнуление счетчика и регистра логических условий.

Введение блока разрешения преоб45 разования позволяет осуществить - запись очередного входного слова в приемный регистр только в том случае, .если предыдущее слово входного языка прошло процесс преобразования.

На фиг. 1 представлена функциональная схема устройства; на Фиг.2то же,модификатора адреса; на Фиг.3 то же, блока выбора режима; на Фиг.4то же,блока разрешения преобразоваS5 ния; на Фиг. 5 - то же, преобразователя кодов; на фиг. 6 — то же,блока сравнения. устройство содержит информационный вход 1, блок 2 элементов И; регистр 3 приема, информационный вход

4, блок 5 выбора режима, элемент 6 задержки; блок 7 элементов И, регистр 8 адреса; дешифратор 9 адреса, блок 10 памяти слов выходного языка, управляющие разряды 11 и 12, лоле 13 информации и косвенного адреса следующего слова И, регистр 14 выдачи, содержащий поле 15 косвенного адреса и поле 16 выходного слова, выход 17, управляющий вход 18; регистр 19 логических условий, модификатор 20 адреса, счетчик 21, преобразователь 22 кодов, блок 23 сравнения, элемент 24 задержки, триггер 25 блокировки, тактовый вход 26; элементы И 27 и 28> элемент НЕ 29, блок 30 разрешения преобразования; элемент И 31; вход

32 кода входного слова, выход 33 кода признака длины выходной последо вательности; выход 34 признака вида преобразования, вход 35 модификатора адреса; входы 36-38 модификатора адреса, выход 39 модификатора адреса, входы 40-42 преобразователя кодов, выход 43 преобразователя кодов, входы 44 и 45 блока разрешения преобразования; выход 46 блока разрешения преобразования; группа элементов И

47 - 47„;группа элементов суммы по модулю два 48<- 48„; элемент НЕ 49; группа элементов суммы по модулю два 50 „ - 50в; группы элементов И 51„- 51, группы элементов

ИЛИ 52 1- 52 ., узел 52 памяти, регистр 53, имеющий поле 54 признака длины выходной последовательности и поле 55 признака вида преобразования; дешифратор 56; триггер 57 подготовки; одновибратор 58; элемент

И 59; элемент ИЛИ 60; триггер 61 управления; одновибраторы 62 и 63; элемент ИЛИ 64;. группы элементов суммы по модулю два 65 - 65, 661ббе, схема 67 сравнения, элемент

НЕ 68 и элемент И 69.

На информационный вход устройства поступают слова входного языка. На информационный вход 4 устройства поступают признаки входного языка, которые определяют правила преобразования. На вход, 18 устройства поступают сигналы логических условий, которые характеризуют ход вычислительного процесса в основном

985793 режиме работы устройства — режиме шаговой интерпретации.

Работа устройства возможна в трех режимах.

Первый режим преобразования - режим, когда длина входной последовательности слов совпадает с длиной выходной последовательности, а каж.; дое слово входного языка соответствует определенному слову выходного языка (режим взаимно однозначного преобразования ) или так называемый режим "один к одному".

Второй режим преобразования - режим, когда длина входной последовательности слов меньше длины выходной последовательности или, так называемый режим "один в несколько".

Третий режим преобразования - режим, когда длина входной последовательности слов больше длины выходной последовательности или, так называемый режим "несколько в один".

Третий режим преобразования, может быть сведен ко второму, так как некоторые слова выходного языка могут быть пустыми. По этой причине рассмотрим работу устройства в указанных двух первых режимах: режиме взаимно однозначного преобразования ЗО (0-режим) и режиме отсутствия взаимно однозначного преобразования (Нрежим).

Работа устройства в О-режиме.

В исходном состоянии все эле35 менты памяти устройства находятся в нулевом состоянии.

Первый тактовый импульс с входа

26 устройства поступает на вход 44 блока 30 разрешения преобразования 40 и перебрасывает триггер 57 в единичное состояние. Сигнал с единичного выхода триггера 57 через одновибратор

58 и элемент ИЛИ 60 перебрасывает триггер 61 в единичное состояние, а 4> также подготавливается элемент И 59 для выдачи управляющих сигналов на преобразование очередных слов входного языка после окончания преобразования предыдущих.

Сигнал с единичного выхода триггера 61 через одновибратор 62 и элемент ИЛИ 64 с выхода 46 блока 30 поступает на вход блока 2 элементов И и разрешает по тактовому импульсу, 55 поступающему на вход блока 2, осуществить запись слова входного языка с информационного входа 1 на регистр 3 приема.

12

До окончания процесса преобразования первого входного слова блок

2 элементов И закрыт для прохождения очередных входных слов, так как триггер.61 остается в единичном состоянии и на выходе элемента ИЛИ 64 отсутствует управляющий сигнал на запись в регистр 3 приема очередного входного слова с входа 1.

С выхода регистра 3 приема входное слово поступает на дешифратор 56 блока 5 выбора режима.

На основании информации о входном языке, поступающей с информационного входа 4 устройства, дешифратор 56 выбирает в узле 52 памяти код, содержащий признак (характеристику ) длины последовательности выходного языка и признак вида преобразования, которые записываются соответственно в поля 54 и 55 регистра 53.

Признак длины выходной последовательности поступает на вход 41 преобразователя 22 кодов, где участвует в выработке заданной длины выходной последовательности в зависимости от кода входного слова, поступающего на вход 40 преобразователя

22 и кода преобразования данного входного слова в зависимости от логических условий, поступающих на вход 42) .

Признак вида преобразования входного слова (м)управляет модификатором 20 адреса

О, если реализуется взаимно однозначное преобразование слова входного языка в слово выходного языка, т.е. реализуется процесс преобразования "один к одному", 1, если реализован процесс преобразования "один в несколько" или "несколько в один", Если осуществляется взаимно однозначное преобразование входного слова, т.е. реализуется процесс преобразования "один к одному", адрес выходного слова однозначно определяется кодом входного слова.

В этом случае признак вида преобразования, имеющий единичное значение поступает на вход 35 модификатора адреса 20, на вход 36 которого поступает код входного слова, который однозначно определяет адрес слова выходного языка.

l) 13 985.

Код адреса слова выходного языка, сформированный на группе элементов

И 47 - 47„, поступает через группы элементов ИЛИ 52 1- 52 з на выход 39 модификатора адреса 20. 5

Одновременно с этим разрешающий сигнал на взаимно однозначное преобразование входного слова через элемент НЕ 49 запрещает модификацию адреса от косвенного адреса следующе- 1в

ro выходного слова, .кода логических условий и кода входного слова.

Элемент 6 задержки необходим для задержки первого тактового импульса на время, необходимое для записи вход.45 ного слова в регистр 3 приема и.частичного преобразования информации в блоке 5 выбора режима.

Код адреса выходного слова с выхода 39 модификатора 20: поступает на що регистр адреса и через дешифратор 9 адреса производит опрос блока 10 памяти слов выходного языка.

Так как процесс преобразования не закончен, то сигнал с выхода эле- г мента И 28 через элемент НЕ 29 разрешит прохождение тактовых импульсов на управляющий вход дешифратора 9 с тактового входа 26 устройства через элемент И 27. зо

По очередному импульсу прбисходит считывание дешифратором 9 адреса слова из блока 10 памяти слов выходного языка по адресу, сформированному модификатором 20 адреса, на Основе инфор-.35 мации кода входного алова и признака вида преобразования.

С выхода 11 блока памяти управляющий сигнал увеличивает на единицу содержимое счетчика 21, а код с выхода 17 записывается в регистр 14 выдачи, в поле 15 которого записывается .в регистр 14 выдачи, в поле которого записывается косвенный адрес следующего выходного слова (для рассматриваемого режима работы он будет нулевым ), а в поле 16 - слово выходного языка. Слово выходного языка с поля 16 поступает на выход 17 устройства.

После выдачи слова выходного языка с поля 13 блока 10 памяти выдается сигнал окончания процесса преобразования слова входного языка. Дан-ный сигнал, поступая на управляющий вход блока 23 сравнения, разрешает

SS осуществить сравнение заданной выходной последовательности, сформированной на преобразователе 22 кодов, 793 14 с выданной выходной последовательностью, длина которой подсчитана счетчиком 21. Если код, записанный в счетчике 21, не совпадает с кодом, сформированным на преобразователе 22 кодов, то блок 23 выдает сигнал, который перебросит триггер 25 блокировки в единичное состояние.

Кроме, того, сигнал с выхода поля

13 блока 10 установит в нулевое состояние регистр 3 приема, а через второй элемент 24 задержки — счетчик 21. На выходе элемента И 28 появляется. сигнал, который через элемент НЕ 29 запрещает подачу тактовых импульсов на управляющий вход дешифратора 9 адреса для опроса бло- ка 10 памяти.

Одновременно с этим сигнал окончания процесса преобразования входного слова поступает на.вход 45 блока 30. разрешения преобравования.. На выходе элемента И 59 появляется сйгнал, который через элемент ИЛИ 60 перебросит триггер 6 1 в противоположное состояние (нулевое}. Сигнал с нулевого выхода триггера 61 через одновибратор 62 и элемент ИЛИ 64 разрешит запись очередного слова входного языка с информационного входа 1 на регистр .3 приема.

Далее процесс взаимно однозначного преобразования слов входного языка продолжается аналогично описанному.

Заканчивается процесс преобразования последовательности слов входного языка в выходную последовательность йутем окончания поступления слов входного языка на информационный вход 1 устройства, признаков преобразования на информационный вход 4 и тактовых импульсов на так- товый вход 26 устройства.

Работа устройства s H-режиме .

Если записанное в регистр 3 приема входное слово требуется преобра;. зовать в некоторую последовательность слов выходного языка., то в поле 54 регистра 53 записывается значение признака длины последовательности выходного языка. В поле 55 формируется признак вида преобразования (в данном случае д =О).

Первое слово входного языка, поступившее через второй блок 7 элементов И, определяет адрес первого сло15

985793

16 ва выходного языка на группах элементов И 511- 51>, который по. разрешающему сигналу с выхода элемента .

НЕ 49 и через группы элементов ИЛИ

52 — 52 подается на выход 39 моди5 фикатора 20 адреса, à с него на вход регистра 8 адреса.

Дешифратор 9 адреса осуществляет выборки слова из блока 10 памяти аналогично рассмотренному для О-режима.

С блока 10 памяти в поля регистра 14 выдачи поступает информация.

В поле 15 записывается косвенный адрес следующего слова выходного языка, à s поле 16 caMd слово, которое поступает на вход 17 устройства.

По мере выдачи слов выходного языка на выход 17 устройства, содержимое счетчика 21 увеличивается за счет подачи на его счетный вход сиг- 20 нала с выхода поля 11 блока 10 памяти.

С поступлением кода косвенного адреса следующего входного слова на вход 37 произойдет модификация кода адреса.

8 общем случае код адреса состоит из постоянной и переменной части.

Постоянная часть кода образуется некоторыми разрядами кода косвенного адреса и формируется на группе элементов И 51 .

Переменная часть кода адреса образуется путем маскирования определенных разрядов кода косвенного ад- з реса кодами входного слова на группе элементов суммы по модулю два 48148п и кодами логических условий на группе элементов суммы по модулю два 50 - 50е. Переменная часть кода <0 адреса формируется, таким образом, на группах элементов.И соответственно 512 и 51ъ !

Так как устройство функционирует

45 в режиме шаговой интерпретации, то при формировании адреса очередного слова выходного языка учитываются сигналы значений логических условий, которые хранятся в регистре 19 и поступают на вход 37 модификатора 20

50 адреса. Это позволяет в случае ветвления алгоритма оперативно формировать неальтернативные ветви алгоритма, а именно ту, которая должна реализоваться в данном случае.

Таким образом, в процессе преобразования косвенный код адреса следующего выходного слова модифицируется на основе информации о входном слове и значениях логических условий.

Слова выходного языка подаются на выход 17 устройства. С этого выхода информация может записываться во внешний блок. памяти, откуда будет производиться считывание во время реализации алгоритма (программы ).

В режиме шаговой интерпретации в промежуточном хранении информации необходимости нет, поэтому непосредственно с выхода 17 выходные последовательности могут подаваться на объект управления, ответные сигналы которого поступают через вход 18 на регистр 19 логических условий. Некоторые слова выходного языка могут быть и пустыми, если признак длины входной последовательности превосходит признак (атрибут) длины выходной последовательности, т.е. в случае преобразования"несколько в один". Такая. ситуация возможна, например при ретрансляции языков.

Устройство функционирует до окончания выдачи текущей выходной последовательности. В момент завершения последовательности выдается последнее слово выходного языка с выхода поля 13 блока 10 памяти, которое поступает в регистр 14 выдачи. С выхода 17 выдается последнее слово данной выходной последовательности, а в свободном поле 15 записан нулевой код косвенного адреса.

В процессе выдачи с регистра 14 слов выходного языка в зависимости от поступающих логических условий с регистра 19, поступающих на вход 42 преобразователя 22 кодов, происходит модификация кода признака длины выходной последовательности. Модификация кода длины выходной последовательности происходит при идентификации ветви преобразования.

Код длины выходной последовательности определяется кодом выходного слова, поступающего на вход 40, кодом признака длины выходной последовательности, постуйающего на вход

41 и кодом логических условий, поступающих на вход 42 преобразователя 22 кодов. При этом код длины выходной последовательности состоит из постоянной и переменной частей.

Постоянная часть кода формируется на группе элементов суммы по мо985793

17 дулю два 53<- 53 из кода признака длины выходной последовательности и кода входного слова. Необходимость учета кода входного слова объясняется тем, что возможны случаи, ког- S да разным входным словам соответствуют одинаковые признаки длин, состоящие из различных выходных последовательностей, определяемых значениями логических условий.

Переменная часть кода определяется кодом логических условий путем маскирования определенных разрядов в зависимости от хода процесса преобразования.

После поступления последнего логического условия, однозначно определяющего ветвь преобразования на выходе 43 преобразователя 22 кодов, формируется код заданной выходной 20 последовательности, который поступает на вход блока 23 сравнения.

На другой вход блока 23 с выхода счетчика 21 подается код действительной длины выходной последовательности.

После окончания процесса выдачи слов выходного языка.по сигналу с управляющего разряда 12 блока 10 памяти происходит сравнение информации 30 блоком 23. Этот же сигнал устанавливает регистр 3 приема в нулевое состояние, а также через элемент 24 задержки счетчик 21 и регистр 19 логических условий. Кроме того, через элемент З5

И 28 и элемент НЕ 29 сигнал запрещает подачу тактовых импульсов через элемент И 27 на управляющий вход дешифратора 9. Этот же сигнал поступает на вход 45 блока 30 разрешения io преобразования и если преобразование прошло нормально, то сигнал через элемент И 31 поступает на вход блока 2 элементов И. Происходит запись очередного слова входного языка и is .работа устройства происходит аналогично описанному;

Если код текущей последовательности не совпадает с кодом заданной, блок 23 выдаст сигнал и триггер 25 s0 заблокирует работу устройства на том слове, преобразование которого в выходную последовательность прошло неверно.

Таким образом, рассмотренное уст- ройство дает возможность реализации самого производительного режима преобразования — шаговой интерпретации.

Формула изобретения

1. Устройство для преобразования кодов с одного языка на другой, содержащее дешифратор адреса, выход которого соединен с входом блока памяти слов выходного языка, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к выходу устройства, регистр приема, первый вход которого соединен с выходом первого блока элементов И, первый вход которого соединен с первым информационным входом устройства, тактовый вход устройства подключен к первому входу первого элемента И и к второму входу первого блока элементов И, блок выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом регистра приема, второй вход блока выбора режима является вторым информационным входом устройства, второй вход второго бло, ка элементов И подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход которого соединен с вторым выходом регистра. выдачи, третий вход модификатора адреса подключен к первому выходу блока выбора режима, выход модификатора адреса через регистр адреса соединен с информационным входом дешифратора адреса, управляющий вход, которого соединен с выходом первого элемента И, второй выход блока памяти слов выходного языка подключен к счетному входу счетчика, второй, третий элементы И, элемент НЕ, выход которого соединен с вторым входом первого элемента И, ;выход третьего элемента И соединен с третьим входом первого блока элементов И и входом первого элемента задержки, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности и достоверности, в него введены регистр логических условий, преобразователь кодов, блок сравнения, второй элемент задержки, триггер блокировки, блок разрешения преобразования, причем третий инфор-. мационный вход устройства соединен с первым входом регистра логических условий, выход которого соединен с четвертым входом модификатора адреса

985793

3. Устройство по п.l; о т л и— ч а ю щ е е с я тем, что модификатор адреса содержит четыре группы элементов И, три группы элементов

ИЛИ, две группы элементов суммы по модулю два, элемент НЕ, причем первые входы элементов И первой группы и первые входы элементов суммы по мооДулю два первой группы соединены с первым входом модификатора, второй вход которого соединен с вторыми входами элементов суммы по модулю два первой группы, с первыми входами элементов суммы по модулю два второй группы и с первыми входами элементов И второй группы, вторые входы которых соединены с выходом элемента НЕ, вход которого соединен с третьим входом модификатора и вторыми входами элементов И первой группы, выходы которых соединены соот40

50

55 и с первым входом преобразователя кодов, второй вход которого соединен с вторым выходом блока выбора режима, третий вход преобразователя кодов соединен с выходом регистра приема, а выход - с первым входом блока сравнения, второй вход которого подключен к выходу счетчика, вход установки в нуль которого подключен к выходу второго элемента задержки, пер- 10 вому входу второго элемента И, входу установки в нуль регистра логических условий и первому входу блока разре.-.. шения преобразования, второй вход которого соединен с тактовым входом !5 устройства, выход - с первым входом третьего элемента И, второй вход которого соединей с вторым входом вто1 рого элемента И и нулевым выходом триггера блокировки, единичный вход 20 которого подключен к выходу блока сравнения, управляющий вход которого соединен с третьим выходом блока памяти слов выходного языка, входом второго элемента задержки и входом 25 установки в нуль регистра приема.

2. Устройство по п.l, о т л и

I чающееся тем,чтоблоквыбора режима содержит дешифратор, узел памяти, регистр, причем вход узла памяти соединен с выходом дешифратора, первый и второй входы которого . являются соответственно первым и вторым входами блока, вход регистра соединен с выходом узла памяти, выходы регистра являются cooTBBTGTBeHHo первым и вторым выходами блока. ветственно с первыми входами элементов ИЛИ первой, второй и третьей групп, выходы элементов суммы по модулю два первой группы соединены соответственно с первыми входами элементов И третьей группы, вторь е входы которых соединены с выходом элемента НЕ и с первыми входами элементов И четвертой группы, вторые входы которых подключены соответственно к выходам элементов суммы по модулю два второй группы, вторые входы которых соединены с четвертым входом модификатора, выход которого соединен с выходами элементов ИЛИ первой, второй и третьей групп, вторые входы которых соединены с выходами элементов И второй, третьей и четвертой групп.

4. Устройство по п.l, о т л и ч а ю щ е е с я тем, что преобразователь кодов содержит две группы

1 элементов суммы по модулю два, при— чем первые входы элементов суммы по модулю два первой группы соединены с первым входом преобразователя, второй вход которого соединен с первыми входами элементов суммы по модулю два второй группы и вторыми входами элементов суммы по .модулю два первой группы, третий вход ripeобразователя соединен с третьими вхо1 дами элементов суммы по модулю два первой группы и вторыми входами элементов суммы по модулю два второй группы, а выходы элементов суммы по модулю два первой и, второй групп соединены с выходом преобразователя.

5. Устройство по п.l, о т л и ч а ю щ е е с я тем, что блок разрешения преобразования содержит триг.гер подготовки, элемент И, два элемента ИЛИ, три одновибратора, причем первый вход элемента И соединен с первым входом блока, второй вход которого соединен с единичным входом триггера подготовки, единичный выход которого соединен с вторым входом элемента И и через первый одновибратор с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выходсо счетным входом триггера управления, единичный выход которого через второй одновибратор соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего одновибратора, вход которого соединен с нулевым выходом триг21 гера управления; выход второго элемента ИЛИ является выходом блока.

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР и 631931, кл. G 06 F 15/38, 1976.

985793

3. Авторское свидетельство СССР по заявке И 2855404/18-24, кл. G 06 F 15/38, 1979 (прототип), 22

2. Авторское свидетельство СССР

N 666545, кл. G 06 F 15/38, 1 79.