Запоминающее устройство с переменным форматом данных

 

ОП ИСАНИЕ

ИЗОЬРЕтКНИЯ " 987678

Союз Советских

Социалистических

Ресаублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 10 . 08 ° 81 (21) 3323615/18-24 )j i) M. Ктт.з с присоединением заявки ¹G 11 С 11/00

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет— (33) УДК 681.327 (088. 8) Опубликовано 0701,83. Бюллетень ¹ 1

Дата опубликования описания 07. 01. 83

А. К. Беляев, Л. E. Горша, В.И. Гриценко,-, .

Г.И.Корниенко и Б.Г.Мудла (72) Авторы изобретени я ой: сср (73) Заявитель

Ордена Ленина институт кибернетики (5 4) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПЕРЕМЕННЫМ

ФОРМАТОМ ДАННЫХ

Изобретение относится к запоминающим устройствам и может быть использовано при создании вычислительных систем, работающих со словами информации различной длины, а также при необходимости параллельного обмена информацией с группами устройств.

Известно эапоминакхцее устройство с переменным форматом данных, в котором применяется разбиение памяти на блоки и циклическое считывание информации из этих блоков, причем порядок обхода блоков. изменяется (l).

Недостатком данного устройства является низкая надежность.

Наиболее близким к предлагаемому является запоминакщее устройство с переменньвл форматом данных., содержащее блоки ЗУ, дешифратор номера блока, элемент ЙЛИ, ЗУ слов, переключатели, управляктцую шину режима, адресные шины, общую шину данных и выходную шину данных, причем адресные шины подключены к. входам дешифраторов номеров блока и к первым входам ЗУ слов, выход дешифратора номера блока подключен к первому Входу элемента ИЛИ, шина управления режимом подключена к другому входу элемента ИЛИ и к первым входам переключателей, выход элемента ИЛИ подключен к другому входу Зу слов, выход которого подключен к вторым входам первого и второго переключателей, выход первого переключателя подключен к общей шине данных и к второму входу третьего переключателя, выходы второго и третьего переключателей подключены к второй шине данных (2).

Недостатком известного устройства является низкая надежность, так как в нем не предусммстрена защита зон памяти, используемых двумя различными абонентами, а также эатрудне15 но совмещение р .ов вывода данных и режима вычислений, что приводит к снижению быстродействия устройства.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в запоминающее устройство с переменным форматом данных, содержащее накопители, первые входы которых объединены и являются управляющим входом устройства, и первый регистр, введены блоки коррекции адреса, матрицы коммутаторов, блок выборки, информации, группы регистров, дешифратор и второй регистр, причем выход первого регистра подключен к первым

987б78

)О

40

50 входам блоков коррекции адреса, втоФ рые входы которых соединены с первыми входами коммутаторов первой и второй матриц, одними из входов блока выборки информации и выходами дешифратора, вход которого подключен

fc выходу второго регистра, первый . выход каждого блока коррекции адреса, кроме последнего, соединен с третьим входом последующего блока коррекции адреса, второй выход и четвертый вход каждого блока коррекции адреса, кроме первого, подключены соответственно к пятому и шестому входам предыдущего блока коррекции адреса,выходы регистров первой и второй групп соединены соответственно с шестыми и седьмыми входами соответствующих блоков коррекции адреса, первый выход последнего из которых подключен к вторым входам накопителей, первым входом коммутаторов третьей матрицы и другому входу блока выборки информацки, вторые нходы коммутаторов каждого столбца, кроме первого, первой матрицы соединены с выходами коммутаторов предыдущего столбца первой матрицы, выходы коммутаторов последнего столбца первой матрицы подключены к третьим входам накопителей, вторые входы коммутаторов каждого столбца, кроме последнего, второй матрицы и вторые и третьи входы коммутаторов каждого столбца, кроме последнего, третьей матрицы соединены с выходами коммутаторов последующего столбца третьей матрицы, третьи входы одних из коммутаторов каждого столбца второй матрицы подключены к выходам коммутаторов соответствующей строки предыдущего столбца второй матрицы, а третьи входы других коммутаторов каждого столбца второй матрицы - к выходам коммутаторов соответствующего столбца третьей матрицы, вторые и третьи входы коммутаторов последнего столбца третьей матрицы соединены с выходами накопителей, выходы одних из накопителей соединены с вторыми входами коммутаторов последнего столбца второй матрицы, выходы которых являются одними из выходов устройства, ныходы других накопителей являются другими выходами устройства, четвертые входы накопителей соединены с выходами блока выборки информации, управляющие входы которого являются входами выборки устройства, информационными входами которого являются вторые входЫ коммутаторов первого столбца первой матрицы и третьи входы коммутаторов первой матрицы., 60

Кроме того, каждый блок коррекции дреса содержит сумматоры по модулю два, коммутаторы, вычитатели,шифратор и умножитель, причем выход йер-,$$

Ф ваго сумматора по модулю два подключен, к первому входу первого коммутатора выход которого соединен с первым входом первого вычитателя, выходы которого подключены соответственно к первому входу второго коммутатора и первому входу умножителя, второй вход которого соединен с выходом второго сумматора по модулю два, вход которого подключен к выходу второго коммутатора, второй вход которого соединен с выходом шифратора, входы третьего, сумматора по модулю два подключены соответственно к выходу первого коммутатора и выходу умножителя, а выход является первым выходом блока, входами которого с первого по четвертый являются первый вход первого сумматора по модулю два, второй и третий входы первого коммутатора и второй вход первого сумматора по модулю два, вход шифратора подключен к первому входу второго нычитателя и является пятым входом блока, шестым входом которого является второй вход второго коммутатора, третий вход умножителя является седьмым входом блока и соединен с вторым входом второго нычитателя, выход которого является вторым выходом блока.

При этом блок выборки информации содержит группы коммутаторов и мультиплексоров по числу накопителей,,г причем первые входы коммутаторов каждой группы объединены и являются однимй из входов блока, первые входы мультиплексорон групп являются другим входом блока, второй вход мультиплексора первой группы и вторые входы коммутаторов групп являются упранляющими входами блока, первый и второй выходы мультиплексоров каждой группы подключены к третьим входам соответствующих коммутаторов одноименной группы, выходы коммутаторов каждой группы, кроме последней, соединены с входами соответствующих мультиплексоров последующей группы, выходы коммутаторов последней. группы являются выходами блока.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит накопители

1 -1 и, где т ъ 1 — целое число, информационные входы 2 -2 я и информационные выходы ЗО-Зщ, первую матрицу коммутаторов 4, состоящую из

i = от 0 до (щ-1) столбцов по 3 = от

0 .до 1 коммутаторов 4 в столбце, вторую и тРетью матрицы коммутаторов 5 и б с числом столбцов (m-1), блоки

7б-7щ коррекции адреса, каждый из которых содержит перный сумматор 8 по модулю два, первый коммутатор 9, первый вычитатель 1á, второй коммутатор 11, дешифратор 12, второй сум987678 матор 13 по модулю два, умножитель

14, третий сумматор 15 по модулю,два и второй вычнтатель 16 ° Устройство содержит также первый регистр 17, предназначенный для хранения относительного адреса, первую группу регистров 18„ -1&, предназначенных для хранения адреса начала участка памяти., вторую группу регистров 19,,19,„, предназначенных для установки

)размера участка, второй регистр 20, 30 предназначенный для хранения кода формата данных, дешифратор 21 и блок

22 выборки информации, содержащий m групп коммутаторов 23 и мультиплексоров 24. На чертеже обозначены вхо- »5 ды 25 выборки и управляющий вход 26 устройства. Количество накопителей.

Q "1;»» » равно 2 "с объемом N и длиной олова 0 разрядов (где Н и e - це-, лые числа) ° .20

Устройство работает следующим- образом.

Со словами переменной длины за-, поминакщее устройство работает таким образом, что по заданному адресу может быть произведена запись или считывание слов-с информационной длиной, определяемой типом формата данных, при этом каждому циклу работы памяти соответствует свой формат дан- 30 ных.

В процессе работы память разбивается на участки, ячейки которых используются при работе с форматом определенного типа. Участок памяти задается адресом начала участка А и размером М, а в пределах участка соблюдается относительная адресация.

При работе устройства с одним иэ форматов данных реализуется обход участков памяти, отведенных для работы с 40 другими форматами данных, и организуется параллельная работа 2» накопителей 1 -1»»» л. При работе с m-ым старшим форматом одновременно работают все накопители l o-l », поэтому 45 разбиение памяти на участкй начинается со старшего формата. Объем памяти по этому формату равен V —— Ы.

Если при этом задан размер М» 0 участка памяти, то объем памяти, который 50 может использоваться при работе с (m" 1)-ым форматом, уменьшается и составляет

Ч =2(Ч-М), 55

Чтобы при работе с (m-1) форматом обойти участок памяти, отведенный старшему формату, адрес памяти следует несколько скорректировать ., Эту операцию выполняют блоки 7О-7я». На выходе блока 7 формируется физический адрес памяти, соответствующий заданному формату. Каждый из блоков

" 7 -7(» »» формирует адрес памяти А)», и величину объема памяти V . Сьысл адреса памяти Аз» состоит в том, что при нулевых участках памяти форматов, старших чем 1, он равен физическому адресу памяти А, при этом объем памяти по i-му формату равен 2" Ы (2" 6) -разрядных слов.

Формирование адреса памяти A происходит. следующим образом.

На первый вход сумматора 8 с регистра 17 поступает относительный адрес А, где он складывается с адресом начала эоны А»;, который поступает на второй вход сумматора 8 с

1-ro регистра 18. Полученная суада (A + A ) подается на первый вход коммутатора 9, а йа его третий. вход подается, адрес памяти А> „предыдущего блока 7;, При наличии на втором входе коммутатора 9 единичного управляющего сигнала который соответствует работе памяти с 1-ым форматом, коррекции подвергается либо абсолютный адрес по 1-му формату (A + Ан„.), либо адРес Ag(» ), Формование адреса памяти Аи ° производится в соответствии со следующим выражением.

A„ Ак<Аи,;Д

М (Ак-Акмк

A„tg(. +4}М1.,мрилккА ц,к, »+» к где Е(Х) - функция выделения целой части аргумент а Х у

A " адрес на выходе коммутаК тора 9.

Приведенное выражение реализуется следующим образом., На первый вход вычитателя 10 поступает адрес Ак с выхода коьыутатора 9, а на второй вход — адрес начала зоны Ан(»+ p с. (1+1)-.ro регистра

18. Таким образом, на первом выходе вычитателя 10 формируется разность (АК вЂ” АН(» )), а на втором выходе— сигнал заема, который блокирует работу умножителя 14.

Операция деления на V(„- ) реализуется путем соответствующей коммутации разрядных шин с первогО выхода вычитателя 10 на вход сумматора 13.

Указанную коммутацию выполняет коммутатор 11, при этом порядок коммутации задается шифратором .12, который формирует сигналы управления в зависимости от величины V подаваемой на его .вход с выхода вычитателя 16 блока 7(;+ ).

Дяя того, чтобы операцию деления на V + свести к операции сдвига, которую s данном случае выполняет ком- мутатор ll необходимо, чтобы величина V»4. равнялась. целой степени двойки, например, 2)"» (где q - целое число). Чтобы это условие соблюдалось для всех форматов, требуется размеры участков памяти М задавать определенным образом, а именно = (л;-V„„) =Р- - ".

На сумматоре 13 к частному от деления прибавляется единица и полученная константа подается на второй вход умножителя 14. Функция выделения целой части реализуется путем подачи на второй вход умножителя 14

1 только целой части суммы с выхода сумматора 13.

Умножитель 14 реализует операцию умножения значения размера М уча1 4-4 стка памяти, подаваемого на. третий вход умножителя 14 с (i+1) регистра

° 19, на константу, поступающую с выхода сумматора 13. При наличии единичного сигнала на первом входе умножителя 14 происходит блокировка ,умножения, т .е . реализуется "умножение на ноль.

Адрес А „. формируется на выходе сумматора 15 в результате сложения с выхода коммутатора 9 и умножения с выхода умножителя 14.

Вычисление объема памяти по i-му формату производится в соответствии с выражением

987678 выходе (i+2) -го столбца - четырежды скопированная информация и т.д.

Таким образом, на каждую группу параллельно работающих накопителей

Q-1, производится выдача информации с одних и тех же входов 2, соответствующих 1-му Формату. Например, при работе с нулевым форматом информации с входа 20 подается на входы

10 всех накопителей 1 -1и .(а блок 22

О И1определяет, на какой йменно из них

:должна быть записана эта информация.

При работе с m-ым форматом на каждый

j-ый накопитель 1б-1 q подается через коммутаторы 4 m-го столбца ин(5 Формация с входа 2 и все накопители

1 -1 составляют единственную группу параллельно работающих накопителей, причем сигнал выборки подается на них. В режиме считывания

2О коммутаторы 5 и 6 производят подключение к выходам 3()-З я соответствую. щих установленному формату данных и адресу памяти информационных выходов накопителей 10-1 к .(.

25 Управление работой коьааутаторов

5 осуществляется сигналами с дешйфратора 21.

Операция вычитания реализуется на вычислителе 16 блока 7 ", на пятый вход которого поступает значение V q с выхода вычислителя 16 последующего блока 7,, ), а на седьмой вход — значение размера М„+,(участка памяти соответствунщего регистра 19. Умножение на два производится путем соответствующего соединения разрядных шин на выходе вычислителя 16.

При работе с 1-ым форматом в режиме записи производится коммутация соответствующих входов 2 на входы всех групп параллельно работающих накопителей 1О-l ш . Режим записи устанавливается сигналом по входу 26 на всех накопителях 1б-1 „ одновременно. Выбор той или ийой группы из накопителей 1О-1щ „ осуществляется блоком 22 в соответствии с физическим адресом памяти по сигналам, поступающим на входы 25.

Каждый из коммутаторов 4 работает таким образом, что при наличии на его первом входе единичного управляющего сигнала на выходе проводится информация с второго входа, в противном случае - с третьего входа.

На первые входы всех коммутаторов 4

1-го столбца подается управляющий сигнал с дешифратора 21, соответствующий работе с i-ым форматом. При этом на выходах всех коммутаторов 4 выбранного столбца имеет место информация с соответствующих формату данных входов 2.

На выходах коммутаторов 4(i+1) столбца находится дважды скопированная информация,c 1-ro столбца, иа

Работой коммутатора 6 управляют адресные сигналы с выходов блока 7

ЗО причем младшие разряды адреса всегда поступают иа входы накопителей 1„1)я4,.а стаРшие РазРЯдЫ УпРавлЯют работой коммутаторов б.

Например, при работе с нулевым

35 форматом информация с выходов накопителей 1 -1 „ выдается на выход Зд, при этом длийа слова равна 0 разрядов, на выходах дешифратора 21 устанавливаются нулевые значения сиг4О налов, а при адресации используются все разряды.

В соответствии с установленным адресом на выходах коммутаторов 5 и

6 нулевого столбца имеет место счи 5 танное иэ памяти Й-разрядное слово информации, которое затем посредством коммутаторов 5 выдается на выход

3g-3

При работе с первым форматом длина слова составляет 2g разрядов, .а информация выдается иа выходы З к

° З. . На первом выходе дешифратора 21 возникает единичный сигнал, который переключает соответствующий коммутатор 5 нулевого столбца таким обра,зом, что íà его выход проходит информация с выхода нулевого коммутатора б первого столбца. Поскольку количество параллельно работающих групп из накопителей 1 -lи yмеиьФ® шается вдвое, то и число разрядов адреса уменьшается на единицу. Если установлен старший формат данййх, то все накопители 1о-1и работают параляельно и информация считывает4$ ся иа все выходы Зр-Зщ 4.

Формула.изобретения

Таким образом, считанная информация сначала формируется коммутаторами

6 в слово заданной длины в соответствии с установленным форматом, а затем коммутируется на соответствующие выходы Эо-З я коммутаторами 5.

Блок 22 фсрмирует сигналы выборки информации из накопителей 1 в соответствии с заданным форматом данных и адресом памяти. Работой коммутаторов 23 i-ой группы управляет (1+1)-й выход дашифратора 21, кото рый задает количество одновременно выбираемых накопителей 1О-l 4.

Работой мультицлексОров 24 той же группы управляет соответствующий старший разряд адреса памяти, причем ,управление мульти лексором 24 нуле-. .вой группы осуществляет старший разрядi

Сигналы выборки поступают по входам 25 на вторые входы всех коммутаторов 23, которые производят коммутацию их на. выход только при на личии единичного управляющего сигнала с соответствующего выхода дешифратора 21, в противном случае на выход проходит сигнал с мультиплек-. сора 24 одноименной группы.

Такйм образом, предлагаемое уст.ройство позволяет, во первых, организовать работу (запись и считывание) с одной и той же памятью нескольких абонентов, работающих со словами информации различной длины, при этом перестройка памяти происходит беэ потери цикла обращения .во-вторых

;;еализовать относительную адресацию э пределах каждого формата и защитить области памяти, используемые определенным фориатом, при работе с другими форматами за счет обхода участков памяти и, в-третьих, организовать динамическое разбиение .памяти,на участки в соответствии с форматами, за счет чего становится возможным обращение к одним и тем же областям памяти по различныж форматам, что значительно расширяет область применения предлагаемого устройства.

1 . Технико-зконсмйческие, преимущества предлагаемого запоминающего устройства Ъаключаются в его более высоких по сравнению с известнык быстродействии и надежности.

1. Запоминающее устройство c ïåременным форматом данных, содержащее накопители, первые входы которых объединены И являются управляющим входом устройства, и первый регистр, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия уст7678 1О ройства, в него введены блоки коррекции адреса, матрицы, коммутаторов, блок выборки информации, группы регистров, дешифратор и второй регистр, причем выход первого регистра подклю- чен к первым входам блоков коррекции адреса; вторые входы которых соединены с первыми входами коммутаторов первой и второй матриц, одними иэ входов блока выборки информации и вы10 ходами дешифратора, вход которого подключен к выходу второго регистра, первый выход каждого блока коррекции адреса, кроме последнего, соединен с третьим входом последукщего блока

35 коррекции адреса, второй выход и четвертый вход каждого блока коррекции адреса, кроме первого, подключены соответственно к пятому и шестому входам предыдущего блока коррекции

2О адреса, выходы регистров первой и второй групп соединены соответственно с шестыми и седьмыми входами соответствующих блоков коррекции адреса, первый выход последнего из

25 которых подключен к вторым входам накопителей, первым входам коммутаторов третьей матрицы и другому входу блока выборки информации, вторые входы кове утатороэ каждого столбца, ЗО: кроме первого, перэой матрицы сое динены с выходами коммутаторов предыдущего столбца первой матрицы, выходы коммутаторов последнего столб-, ца первой матрицы подключены к треть=- им входам накопителей, вторые входЫ коммутаторов каждого столбца, кроме последнего, второй матрицы и вторые и третьи входы коммутаторов каждого столбца, кроме последнего, третьей матрицы соединены с-выходами коммутаторов .последующего столбца третьей

° матрицы., третьи входы одних из коммутаторов каждого столбца второй матрицы подключены к выходам коммутаторов соответствующей строки преды45 дущего столбца второй матрицы,.а третьи входы других коммутаторов каждого столбца второй матрицы — к выходам коммутаторов соответствующего столбца трет ей матрицы, вто50 рые и третьи входы коммутаторов последнего столбца третьей матрицы соединены с выходами накопителей, вы.ходы одних из накопителей соединены с вторымн входами коммутаторов пос55.леднего столбца второй матрицы, выходы которых являются одними иэ выходов устройства, выходы других накопителей являются .другими выходами устройства, четвертые входн накопи® телей соедйиены с выходами блока выборки информации, управляющие входы которого являются входами выборки устройстэа, информационными входами которого являются вторые входы коюсу65 таторов первого столбца первой мат- .

987678

12 рицы и третьи входы коммутаторов первой матрицы.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем,что каждый блок коррекции адреса содержит сумматоры по .модулю два,коммутаторы,вычитатели, шифратор и умножитель, причем выход первого сумматора по модулю два подключен к первому входу первого коммутатора, выход которого соединен е первым входом первого вычитателя:, 30 выходы которого подключены соответственно к первому входу второго ком-, мутатора и первому входу умножителя, второй вход которого соединей с выходом второго сумматора по модулю 15 два, вход которого подключен к выходу второго коммутатора, второй вход которого соединен с выходом шифратора, входы третьего сумматора по модулю два подключены соответст- 2п венно к выходу первого коммутатора и выходу умножителя, а выход явля-. ется первым выходом блока, входами которого с первого по четвертый яв-. ляются первый вход первого сумматора 25 по модулю два,о второй и третий входы первого коммутатора и второй вход первого сумматора по модулю два, вход шифратора подключен к первому входу второго вычитателя и яв- ЗО ляется входом блока, шестым входом которого является второй вход второго коммутатора, третий вход умножи- теля является седьиим входом блока и соединен с вторым входом второго .вычитателя, выход которого является вторым выходом блока.

3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что блок выборки информации содержит группы коммутаторов и мультиплексорбв по числу накопителей, причем первые входы коммутаторов каждой группы объединены и являются одними из входов блока, первые входы мульиплексоров групп являются другим входом блока, второй вход мультиплексора первой группы и вторые входы коммутаторов групп являются управляющими входами блока, первый и второй выходы мультиплексоров каждой группы подключены к третьим входам соответствующих коммутаторов одноименной группы, вы ходы коммутаторов каждой группы, кроме последней, соединены с входами соответствующих мультиплексоров последующей группы, выходы коммутаторов последней группы являются выходами блока.

Источники информации, принятые во внимание при зкспертизе

1. Патент Великобритании М 1524135, кл. G 4 С опублик. 1978.

2. Патент США 9 4092728, кл. G 06 F 3/00, опублик. 1976 (прототип).