Генератор циклов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИЗЛЬСТВУ

СОюз Сабатскнх

Социблмстичасиих

Расттублнк р»995289 (22) Заявлено 24.0481 (21) 3282043/18-21 (61) Дополиительное к авт. сеид-ву (53)М. Кл.з

Н 03 К 3/64 с присоединением заявки Йе (23) Приоритет

ГесударстаеякыЯ кемвтет

СССР ае делам изебретенкЯ я еткрыткЯ

Опу 07.0283, Бюллетень М 5 (53) УДК 821.373.4 (088.8) .Дата опубликования описания 07,0283 (72) Автор изобретения

В.Н. Розов > ( (7! ) Заявитель (54) ГЕНЕРАТОР ЦИКЛОВ

Изобретение относится к импульсной технике и предназначено для- генерирования импульсных сигналов с заданньв периодом следования.

Известно устройство для генерации пачек импульсов, содержащее многотактный генератор импульсов., выполненный на мультивибраторе, двоичном счетчике и дешиФраторе, коммутатор в виде кнопочного переключателя, генератор так» 9 товых импульсов, двоичные счетчики импульсов, задержки с дешифраторами, . датчик задержки, выполненный на мультивибраторе с синхронизирующим входом для внешнего запуска, ключи, тригге- тЗ ры, элементы И, ИЛИ 11).

Существенньм недостатком устройства является то, что импульсы в пачке вырабатываются на частоте генератора 29 тактовых импульсов, т.е. диапазон пе« рестройки периода следования выходных импулъсов ограничен.

Цель изобретения — расширение Функциональных возможностей за счет рас-..25 ширения диапазона перестройки периода следования импульсов.

Поставленная цель достигается тем, что в генератор циклов, содержащий блок синхронизации, основной регистр 39 памяти, блок перестройки кодов, элемент ИЛИ, генератор эталонной частоты, вход которого соединен с первьи входом блока синхронизации, второй вход которого соединен с выходом генератора эталонной частоты, третий вход блока синхронизации соединен с выходом элемента ИЛИ, введены накапливающий параллельный сумматор, дополнительный регистр памяти, блок элементов ИЛИ, два элемента И-НЕ, причем входы накапливающего параллельного сумматора соединены с выходами блока перестройки кодов, входы .кото рого соединены через блок элементов

ИЛИ с выходами дополнительного регистра памяти, инФормационные входы которого соединены поразрядно с выходами основного регистра памяти и входами элемента ИЛИ, инФормационные входы основного регистра памяти соединены с выходами накапливающего параллельного сумматора, вход синхронизации накапливающего параллельного сумматора соединен c ïåðâüì выходом блока синхронизации, второй выход которого соединен с вторыми входамй блока элементов

ИЛИ, третий выход соединен с.первым входом первого элемента И-НЕ, выход которого соединен с входом сброса ос995289 новного регистра памяти, второй вход соединен с четвертым выходом блока синхронизации, входом синхронизации дополнительного регистра памяти и первым входом второго .элемента И-НЕ, второй вход которого подключен к выходу генератора эталонной частоты и входу переноса накапливакщего параллельного сумматора, а выход соединен с -четвертым входом блока синхронизации и входом сброса дополнительного регистра памяти.

На чертеже представлена структурная схема генератора циклов.

Генератор циклов содержит генератор 1 эталонной частоты, бпок 2 перестройки кодов, состоящий из m десятичных клавишных гребенок, каждая из которых имеет десять клавиш, один вход и четыре выхода, накапливающий параллельный сумматор 3, имеющий m щ инвертированных выходов переноса из ° старшего разряда каждой тетрады, основной регистр 4t сдвига на В$-.триггерах, дополнительный регис р 5 сдви га íà D-триггерах, блок б элементов

ИЛИ, элемент ИЛИ 7, элементы И-HE 8 и 9,. блок 10 синхронизации, который состоит из элементов 11 и 12 задержки, D-триггера 13, блока 14 выделения одиночного импульса. На чертеже также показана шина 15 пуска и выход-ЗР ная шина 16.

Принцип работы генератора циклов заключается в следующем.

Генератор 1 эталонной частоты вырабатывает сигналы с частотой f которые поступают на входы синхронизации

D-триггера 13 и блока 14 выделения одиночного импульса блока 10, инверсный вход элемента И-HE 8, через эле- мент 11 задержки на инверсный вход 40 элемента И-НЕ 9, на вход переноса сумматора 3 и через элементы 11 и 12 задержки на вход синхронизации сумматора 3. Величина задержки элементов 11 и 12 обусловлена временем установле- 4 ния переходных процессов в сумматоре

3 и его входных цепях. Сумматор 3 выполнен в частном случае по схеме параллельного двоичного сумматора комбинационно-накапливающего типа,имеющего5О

rруппу входов для приема двоичного кода второго слагаемого, сформированного потетрадно в блоке 2 перестройки на основании сигналов с выходов блока 6 элементов ИЛИ. Первое слагаемое хранится в сумматоре 3. Блок 2 перестройки обеспечивает установку десятичного кода К разрядностью m c целью перестройки генератора циклов на заданную частоту fy, отличающуюся от эталонной частоты f на величину, аО определяемую выражением где К вЂ” цифра в 1-м разряде десятичного кода К;

Установка десятичного кода К производится с помощью соответствукщих клавиш на клавишных гребенках блока

2, на выходе которых образуются тетрады двоично-десятичного кода. Соответствие между десятичньм обозначением клавиш и получаемым двоичным кодом в тетраде следующее.

Двоичный код в тетраде

Десятичное обозначение клавиш

0111

1001

1011

1101

1111

1

3

5 б

8

Генератор 1 эталонной частоты запускается в работу сигналом пуска, подаваемым по шине 15 устройства в виде логической единицы в течение всего времени работы генератора циклов. После поступления сигнала пуска на управляющий вход блока 14 блока

10, на выходе последнего вырабатывается одиночный импульс на основании. первого сигнала эталонной частоты f, который через блок б элементов ИЛИ в соответствии с установленньми значениями на клавишах блока 2 перестройки формирует начальный код двоичнодесятичных тетрад, передаваемый по параллельным шинам на вход сумматора

3. Сумматор 3, ранее установленный в нулевое состояние, производит двоичное суммирование поступившего началь-. ного кода с единичным значением с входа переноса по сигналу на входе синхронизации и запоминает результат суммирования. По второму и последую.щим сигналам от генератора 1 эталонной частоты при сохранившемся сигнале пуска блок 14 не вырабатывает импульсов .на выходе, поэтому при условии отсутствия переноса из старшего разряда любой тетрады в предыдущем такте суммирования начальный код с выхода блока 2 на вход сумматора Э поступать не будет, а будет производиться суммирование числа, находящегося в сумматоре, с единичными значением с входа переноса и накопление результата в сумматоре 3. Так будет продолжаться до тех пор, пока не переполнится хотя бы одна из тетрад.

При этом сигнал переноса из старшего разряда данной тетрады поступает че995289 реэ соответствующий инверсный выход сумматора 3 на вход установки в единичное состояние соответствующего триггера регистра 4, запоминается в нем и передается на информационный вход соответствующего D-триггера регистра 5, а через элемент ИЛИ 7 на информационный вход D-триггера 13 блока 10.

Следующим сигналом от генератора и D-триггер 13 устанавливается в еди- о ничное состояние, выходной сигнал ico торого переписывает сигнал .переноса

s соответствующий D-триггер регистра

5, а через элемент И-НЕ 9, на инверсном входе которого сигнал от генера-. тора.l задерживается элементом ll за-держки, установив RS-триггеры регистра 4 s нулевое состояние, тем самым подготовив их для приема следующих сигналов переноса от сумматора 3.. Сиг-Ж нал с выхода соответствующего 0-триггера регистра 5 поступает через блок .

6 элементов ИЛИ в блок 2 перестройки на формирование начального кода для восстановления переполненной тетрады. 25

По сигналу на входе.синхронизации сумматор 3 производит двоичное суммирование накопленного в нем результата с сигналом на входе переноса и восста.— новленньза начальным кодом соответству-Щ ющей тетрады в качестве второго слагаемого, производя дальнейшее накопление результата. По окончании действия вышеуказанного сигнала с выхода генератора 1 выходной сигнал элемен- . 35, та И-HE 8 производит установку в нулевое состояние 0-триггеров регистра

5.и. 0-триггера 13 блока 10. Процесс накопления результата в сумматоре 3 . продолжается до тех пор, пока не пе- 40 реполнится все m двоично-десятичные тетради, при этом. сумматор 3 устанавливается s нулевое состояние, сигналы переноса из всех тетрад готовят цепи для восстановления начального кода второго слагаемого, а на шине

l6 устройства появляется выходйой сигнал, сформированный на последних триггерах регистров 4 и 5, на осно-, вании сигнала переноса из старшейтетрады. и следующем цикле генерации выходного сигнала генератор циклов работает аналогичным образом.

После снятия, сигнала пуска. с шины

15 все узлы генератора циклов, содер- 55 жащие запоминающие элементы, устанавливаются в нулевое состояние. Цени установки в начальное нулевое состояние на схеме не показаны.

Предлагаемый генератор обеспечива- 46 ет надежное восстановление начального кода. любой тетрады или комбинации тетрад, комплектующих заданный- блоком перестройки десятичный код К, в соответствии с сигналами переноса су к-ф5 матора, при этом перестррйка частоты .следования выходных сигналов весьма проста и обеспечивается установкой десятичного кода К в блоке перестройки. Сигнал на выходе генератора циклов может быть получен во всем диапазоне перестройки, начиная с значения эталонной частоты f до установленного с помощью блока перестройки -значения. Так устраняется. существенный недостаток известных генераторов циклов, у которых в диапазоне частот (f -f/4m) выходной сигнал не может быть получен. В предлагаемом генераторе расширены функциональные возможности. формула изобретения

Генератор циклов, содержащий блок синхронизации, основной регистр памяти, блок перестройки кодов, элемент

ИЛЙ, генератор эталонной частоты, вход которого соединен с первым входом блока синхронизации,- второй вход которого соединен с выходом генератора эталонной частоты, третий вход блока синхронизации соединен с выходом элемента ИЛИ, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей, в него введены накапливающий параллельный сумматор, дополнительный регистр памяти, блок элементов ИЛИ, два элемента И-НЕ, причем входы накапливающего параллельного сумматора соединены с выходами блока перестройки кодов, входы которого соединены через блок элементов ИЛИ с выходами дополнительного регистра памяти, информационные входы которого соединены поразрядно с выходами основного регистра памяти и входами элемента ИЛИ, информационные входы основного регистра памяти соединены с выходами накапливающего параллельного сумматора, вход синхронизации накапливающего параллельного сумматора соединен с первым выходом блока синхронизации, второй выход которого соединен с вторыми входами блока элементов ИЛИ, третий выход соединен. с первыщ входом первого элемента И-НЕ, выход которого соединен с входом сброса основного регистра памяти, а второй вход соединен с четвертым выходом блока синхронизации, входом синхронизации дополнительного регистра памяти и первьаа входом второго элемента И-НЕ, второй вход которого подключен к выходу генератора эталонной частоты и входу переноса накапливакщего параллельного сумматора, а выход соединен с четвертым входом блока синхронизации и входом сброса дополнительного регистра памяти.

Источники информация, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 822325, кл. Н 03 К 3/64, 1979.

995289

Составитель В. Чижов

Редактор Е. Лушникова Техред A. Бабинед Корректор В. Прохненко е» аОьв

Заказ 669/44 Тираж 934 Подписное

ВНКИПИ Государственного комитета СССР .по делам изобретений и открытий

113035, Москва, Ж-35, Рауюская наб., д. 4/5 . филил ППП Патент, r. Узагород, ул. Проектная, 4