Вычислительное устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Говетскик

Социалистических

Республик (i ) 10011 I4 (61) Дополнительное к авт. санд-sy (22)Заявлено 28.10.81 (2З) 3352579/18-24 с присоединением заявки № (23) П риоритет

Опубликовано 28.02.83. Бюллетень ¹ 8

Дата опубликования описанмя 02.03.83 (5l ) M. Кл.

@06 5 7/12

С 06 У 3/00

Гевудлрстеека4 квиитвт

CCCP ае аввам взввретеккк к втврмтий (53 ) УД К 681. 335 (088.8) Н.М.Михайлов, В, Е.Власенко, С.А.f )Йфышид--y,h В .Ионд ов

/ " :::.,",:,,- - : —, /

/ (72) Авторы изобретения (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к автоматике н вычислительной технике и предназначено, в частности для функционального преобразования цифровых сигналов в аналоговые.

Известно вычислительное устройство, содержащее генератор импульсов, первый и второй счетчики, аналого-цифровой преобразователь, блок сравнения кодов, пресбразователь код-частота, дешифратор, блок памяти, элемент И, реверсивный счетчик, триггер знака, регистр, цифроаналоговый множительный блок, выходной операционный усилитель f1 )

Недостатком данного вычислительного устройства является пониженная производительность при воспроизведений различных функций, что обусловлено сложностью перенастройки вычислительного устройства при переходе от одной воспроизводимой функциональной зависимости к другой.

Наиболее близким к предлагаемому является вычислительное устройство, со

2 держащее цифро-аналоговый множитель ный блок, подключенный в ходом к входу выходного операционного усилителя, аналоговым входом — к шине ввода аналогового сигнала первого сомножителя, а цифровыми входами - к выходам первого регистра, соединенного информационными входами с выходами разрядов реверсивного счетчика, а управляющим входомс выходом блока сравнения кодов, первая группа входов которого подключена к выходам разрядов первого и второго счетчиков, а вторая группа входов - к выходам второго регистра, соединенного информационными входами с шиной ввода

15 кода аргумента, а управляющим входомс выходом старшего разряда второго счетчика и с управляющим входом третьего регистра, подкл1оченного информационными входами к шине ввода кода функции, а выходами - к входам первого дешифратора, соединенного выходами с первой группой адресных входов блока памяти, подключенного знаковым выходом к

Zy й„.).

3 1001k входу триггера знака, иифровыми выходами - к первой группе входов первого преобразователя код-частота, а второй группой адресных входов - к выходам . второго дешифратора, соединенного входами с выходами разрядов второго счетчика, подключенного счетным входом к выходу старшего разряда первого счетчика, счетный вход которого соединен с выходом генератора импульсов и с пер- щ

Вым входом первого элемента,И, подключенного вторым входом к выходу первого преобразователя код-частота, соединенного второй группой входов с выходами ,разрядов первого счетчика,причем выход первого элемента И подключен к счетному входу реверсивного счетчика, соединенного входом управления реверсом с выходом триггера знака (2

Недостатком известного устройства является ограниченный класс решаемых задач, так как он позволяет формировать выходной аналоговый сигнал 2 толь ко в форме произведения значения аналогового сомножителя у на значение функ- 5 иии F< (выбранной из некоторого множества Q функций) от аргумента N„, представленного в виде кода:

llew изобретения - расширенйе клас» са решаемых задач.

Поставленная цель достигается тем, что в вычислительное устройство, содержащее иифро-aíàëîãîâûé множительный блок, подключенный Выходом к входу выходного операционного усилителя, аналоговым входом — к шине ввода аналогового сигнала первого сомножителя, а

46 иифровыми входами — к выходам первого регистра, соединенного информационными

Входами с Выходами разрядов реверсив» ного счетчика, управляющим входом - с выходом блока сравнения кодов, первая

45 групп входов которого подключена к выходам разрядов первого и второго счетчиков, а вторая группа входов — к выходам второго регистра, соединенного информационными входами с шиной ввода кода аргумента, а управляющим входом—

50 с выходом старшего разряда второго счетчика и с управляющим входом треть его регистра, подключенного информационными входами к шине ввода кода функции, а выходами — к входам первого дешифратора, соединенного выходами с пер

Вой группой адресных входов блока памяти, подключенного знаковым выходом к

14,, 4 входу триггера знака, цифровыми выходами — к первой группе входов первого преобразователя код-частота, а второй группой адресных входов - к выходам второго дешифратора, соединенного входами с выходами разрядов второго счетчика, подключенного счетным входом к выходу старшего разряда первого счетчика, счетный вход которого соединен с выходом генератора импульсов и с первым входом первого элемента И, подключенного вт рым входом к выходу первого преобразователя код-частота, соединенного второй группой входов с выходами разрядов первого счетчика, дополнительно введены четвертый регистр, второй преобразователь код-частота, третий счетчик, полусумматор и второй элемент И, соединен» ный выходом со счетным входом реверсивного счетчика, а первым входом — с выходом первого элемента И и со счетным входом третьего счетчика, подключенного выходами разрядов к первой группе входов второго преобразователя кодчастота, соединенного выходом с вторым входом второго элемента И, а второй группой входов — с выходами четвертого регистра, подключенного управляющим входом к Выходу старшего разряда второго счетчика, информационными входами «к шине ввода кода второго сомножителя, а выходом знакового разряда1 к первому входу полусумматора, соединенного вторым входом с выходом триггера знака, а выходом - с входом управления реверсом реверсивного счетчика.

На чертеже изображена блок-схема вычислительного устройства.

Устройство содержит генератор 1 импульсов, первый элемент И 2, первый и второй счетчики 3 и 4, первый дешифратор 5, блок 6 памяти, триггер 7 знака, первый преобразователь 8 код частота, реверсивный счетчик 9, первый регистр

10, - иифро-аналоговый множительный блок 11, блок 12 сравнения кодов, второй и третий регистры 13 и 14, второй дешифратор 1 5, выходной операционный усилитель 16, второй элемент И 17, тр тий счетчик 18, второй преобразователь

19 код-частота, четвертый регистр 20 и полусумматор 21. Бифро-аналоговый множительный блок 11 подключен выходом к входу усилителя 16, аналоговым входом — к шине ввода аналогового сигнала первого сомножителя, а иифровыми входами — к выходам регистра 10. Регистр 10 соединен информационными входами с выходами разрядов реверсив5 1001 ного счетчика 9, а управляющим входомс выходом блока 12 сравнения кодов, первая группа входов которого подключена к выхоаам разрядов счетчиков 3 и 4, а вторая группа входов - к выходам регистра 13. Регистр 13 соединен информационными входами с шиной ввода кода аргумента, а управляющим входом - с выходом старшего разряда счетчика 4 и с управляющим входом регистра 14, под- 30 ключенного информационными входами к шине ввода кода функции, а выходамик входам дешифратора 5. Дешифратор 5 соединен выходами с первой группой адресных входов блока 6 памяти, подклю- l$ ченного знаковым выходом к входу триггера 7 знака, цифровыми выходамик первой группе входов преобразователя

8 код-частота, а второй группой адреонь .х входов — к выходам дешифратора 16. 2О

Входь дешифратора 15 соединены с выходами разрядов счетчика 4, подключенного счетным входом к выходу старшего разряда счетчика 3, счетный вход которого соединен с выходом генератора 1 и с 2$ первым входом элемента И 2, подключенного вторым входом к выходу преобразователя 8 код-частота, вторая группа входов которого соединена с выходами разрядов счетчика 3. Элемент И 17 соединен $р выходом со счетным входом реверсивного счетчика 9, а первым входом — с выходом элемента И 2 и со счетным входом счетчика 18, подключенного выходами разрядов к первой группе входов преобра-з зователя 1 9 код-частота. Преобразователь

19 соединен выходом с вторым входом элемента И 17, а второй группой входовс выходами регистра 20, подключенного информационными входами к шине ввода кода второго сомножителя, -управляющим входом - к выходу старшего разряда счетчика 4, а выходом знакового разряда - к первому входу полусумматора 21.

Полусумматор 21 соепинен вторым входом с выходом триггера 7 знака, а выходом—

- входом управления реверсом реверсивного счетчика 9.

Вычислительное устройство работает следующим образом.

Аргумент N x воспроизводимой функции в цифровой форме поступает на информационные входы регистра 13, с выходов разрядов которого поступает на вторую группу входов блока 1 2 сравнения кодов.

$$

Управляющий выбором воспроизводимых функциональных зависимостей сигнал Ny в цифровой форме поступает на информационные входы регистра 14 и через деil4 6 шифратор 5 воздействует на первую группу адресных входов блока 6 памяти, .обеспечивая тем самым выбор координатных приращений, соответствующих требуемой на данный момент аппроксимирующей функции Fq{ Йх) из числа Р 2™(где тчисло разрядов кода Hq) аппроксимирующих функций, координатные приращения которых записаны в блоке 6 памяти).

Прямоугольные импульсы с выхода генератора 1 пересчитываются последовательно включенными первым 3 и вторым

4 счетчиками. Быстрый счетчик 3 участвует s кусочно-линейной аппроксимации каждого участка заданной функции Р„ { йк), а медленный счетчик 4 служит для отыокания через дешифратор 15 в блоке 6 памяти текущих значений приращений ординат узлов аппроксимации этой функции.

Сигналы с выходов разрядов счетчика 3 и счетчика 4 поступают на первую группу входов блока 12 сравнения кодов. При равенстве кодов на выходе регистра 13 и в счетчиках 3 g 4 на выходе блока

12 сравнения кодов формируется сигнал, поступающий на управляющий вход регистра 10 и разрешающий запись в него кода с выхода реверсивного счетчика 9.

Преобразователь 8 код-частота, управляемый по второй группе входов выходами разрядов счетчика 3, а по первой группе входов - выходами блока 6 памяти,формиру« ет на выходе сигнал разрешения счета,который поступает на вход элемента И 2 и разрешает прохождение прямоугольных алпульсов с генератора 1 на счетный вход третьего счетчика 1 8 и второго элемента И 1 7 в зависимости от приращений соседних ординат узлов аппроксимации заданной функции.

Второй преобразователь код-частот .

19, управляемый по первой группе вхо-. дов выходами разрядов счетчика 18, а ро второй группе входов - выходами регистра 20, формирует на выходе сигнал, разрешения счета, который поступает на вход элемента И 17 и.разрешает прохож дение прямоугольных импульсов с выхода элемента И 2 на счетный вход реверсив ного счетчика 9 в зависимости от значения кода второго сомножителя М, поступающего на информационные входы регисъра 20. Полусумматор 21 производит суммирование по модулю два сигналов, поступающих со знакового разряда региотра 20 и выхода триггера 7 знака, и управляет реверсом реверсивного счетчика 9. Выходы разрядов реверсивного счетчика 9 управляют ключами цифро

7 1001 ,аналогового множительного блока 11 через регистр 10. Аналоговый вход блока

11 является входом аналогового сигнала первого сомножителя 3.

Преобразователь 8 код-частота обеопечивает получение заданной крутизны каждого участка аппроксимирующей функции и работает в соответствии с логическим выражением: "- п 4 и "и- -- 2 где 4 — Ч - код на выходах разрядов и счетчика 3;

М - М вЂ” код на цифровых выходах

П блока 6 памяти;

- выходной сигнал преобразователя 8 код-частота.

Преобразователь 19 код-частота раработает аналогичным образом и в со° вокупности со счетчиком 1 8 и элементом

И 1 7 обеспечивает передачу импульсов с выхода элемента И 2 на счетный вход реверсивного счетчика 9 с коэффициентом передачи пропорциональным значению цифрового сомножителя М, записанного в регистр 20.

Выход старшего разряда счетчика 4 подключен к управляющим входаМ второго

13, третьего 14 и четвертого 20 регистров. Благодаря этому в моменты времени, соответствующие переполнению счетчика 4, осуществляется перезапись цифрового аргумента Nx, цифрового управляющего сигнала Й, и цифрового сомножителя М.

ii4 8 цифро-aíàëoãoâoão множительного блока

11 в моменты времени, когда равны код аргумента Nx на выходах регистра 13 и изменяющийся код времени на выходах счетчиков 3 и 4. В данные моменты ординаты временной и аппроксимирующей функций Fq (Йх) также равны, Таким образом, вычислительное устройство обеспечивает воспроизведение функциональной зависимости F4 (Nx) осуществляет ее умножение на цифровой сомножитель М и при необходимости производит ее умножение на аналоговый сигнал ч, реализуя таким образом операцию вида 2 = у- М Р„) (Nx)

Обновление информации по шине ввода кода аргумента Мх, шине ввода кода функции Nq и шине ввода кода цифрового сомножителя М производится в конце каждого периода временной развертки, т.е. при переполнении счетчика 4-.

Преимуществом предлагаемого вычислительного устройства по сравнению с прототипом является расширение класса решаемых задач за счет введения дополнительной операции умножения воспроизводимой функциональной зависимости на сомножитель, представленный в цифровой форме. В сочетании с высокой производительностью, обусловленной цифровым выбором воспроизводимых функциональных зависимостей, это создает предпосылки для широкого использования таких вычислительных устройств в составе специализированных устройств автоматики и гибридных вычислительных систем.

Формула изобретения

Генератор 1, первый 3 и второй 4 счетчики, дешифратор 15, блок 6 памяти, преобразователь 8 код-частота, элемент И 2, триггер 7 знака, счетчик 18, преобразователь 19, регистр 20, элемент И 17, полусумматор 21, реверсив- ный четчик 9 осуществляют временную развертку кусочно-линейной аппроксимирующей функции при одновременном ее перемножении на цифровой сомножитель

М с учетом его знака. С помощью блока 12 сравнения кодов и регистра 10 происходит фиксация моментов равенства ординат временной и заданной функций для цифрового аргумента Му, записанного в регистр 13. При этом код текущей

И ординаты функции F (Nx), соответствующей входному аргументу Ng, управляющему коду М„ и умноженной на сомножитель М, поступает на цифровые входы

Вычислительное устройство, содержа-. щее цифро-aíàëoãoâûé множительный блок, подключенный выходом к входу выходного операционного усилителя, аналоговым входом - к шине ввода аналогового сиг нала первого сомножителя, а цифровыми входами — к выходам первого регистра, соединенного информационными входами с выходами разрядов реверсивного счетчика, управляющим входом - с выходом блока сравнения кодов, первая группа входов которого подключена к выходам разрядов первого и второго счетчиков, а вторая группа входов - к выходам второго регистра, соединенного информационными входами с шиной ввода кода аргумента, а управляющим входом - с выходом старшего разряда второго счетчика и с управляющим входом третьего ре9 i66i гистра, подключенного информапнонными входами к шине ввода кода функпии, а м ходами - к входам первого дешнфратора, соединенного выходами с первой гру »

-пой 8gp8CBblX BKOAQS блока HBMQTR по@- 5 ключенного знаковым выходом к входу триггера знака, пифровыми выходами к первой группе входов первого преобразователя код-часто а, а второй группой адресных входов - к выходам второго >4 дешифратора, соединенного входами с выходами разрядов второго счетчика, подключенного счетным входом к шяходу старшего разряда первого счетчика, счет« ный вход которого соединен с выходом генератора импульсов и с первым входом первого элемента И, подключенного вторым входом к выходу первого преобразователя код-частота, соединещпиъ второй группой входов с выходами разрядов пер-20 вого счетчика, о т л и ч а ю m е е с я тем, что, с аделью расширения класса решаемых задач, в него дополнительно введены четвертый регистр, второй пре,образователь код-частота, третий счет- 2$ чик, полусумматор и второй элемент И, 114 20 соединенный выходом со счетным входом реверсивного счетчика, а первым входомс выходом первого элемента И и со счеэ ным входом третьего счетчика, подклю ченного выходами разрядов к первой группе входов второго преобразователя кодчастота, соединенного выходом с вторым входом второго элемента И, а второй группой входов - с выходами четвертого регистра, подключенного управлаюшим входом к выходу старшего разряда второго счетчика, иьформапионнваюи входамик шине ввода кода второго сомножителя, а выходом знакового разряда - к первому входу полусумматора, соединенного втоуим входом с выходом триггера знака, а выходом - с входом управления реверсом реверсивного счетчика.

Источники информапии, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ж 783804, кл. G 06 5 7/12, 1979.

2. Авторское свидетельство СССР но заявке М 2904372/18-24, кл- 5 06 У 3/00, G 06 5 7/26, 1980 (прототип) . 1001114

Составитель С. Казинов

Редактор Н. Стащишина Техред Ж.Кастелевич Корректор

Заказ 1398/57 Тираж 704 Подлисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35 Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4