Система обработки данных

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соввтскнв

Социалистических

Республик (11) 10ОЗО63 (61) Дополнительное к авт. свид-ву(22) Заявлено 081280 (21) 3249871/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 070333 ° Бюллетень №

Дата опубликования описания 070383 (S1) М. Кп.з

G 06 Р 3/04

Государственный комитет

СССР по делам изобретений . и открытий

)53) УДК 681 325 (088. 8) с

Б.Я.Фельдман, A.À. Снегирев и Т.М. Верх@вина т.: ф,:,м (72) Авторы изобретения

/ с

° -„. Р. (7! ) Заявитель

Институт электронных управляющих машин (54) СИСТЕМА ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычислительной технике, а точнее к системам обработки данных, импользующих магистральный принцип объединения устройств.

Известны систеьы обработки данных с магистральной структурой, в которых устройства соединены параллельно друг с другом через общую шину, причем эта параллельность под ключения выдержана для всех сигналов, кроме сигналов разрешения прерывания и прямого доступа 1) - 1 31.

Архитектурная стройность известных систем, единство способов подключения устройств и работы с ними является в то же время и причиной одного из недостатков. Единая магистраль ограничивает скорость передачи данных и их формат, т.е. ограничивает быстродействие. Пропускная способность магистрали управляющих вычислительных комплексов СМ3 и СМ4 при работе с оперативным запоминающим устройством (ОЗУ) составляет величину порядка 1,7 Мбайт/с, что является существенным ограничением для построения высокопроизводительных моделей этой структуры, затрудняет применение быстродействующей полупроводниковой оперативной памяти, быстрых спецпроцессоров и т.а.

При подключении быстрых обрабатывакщих, особенно поточных устройств, например спецпроцессоров реального времени, быстродействие их ограничи- вается пропускной способностью магистрали. При работе достаточно быстрого спецпроцессора, например, с граничной частотой в режиме реального времени 500 кГц (т.е. прием двух комплексных отсчетов и передача двух комплексных отсчетов в секунду) необходимо передавать по одному слову (например, действительная часть первого отсчета, мнимая часть первого отсчета, действительная часть второго отсчета и т.д.) и реальное быстродействие спецпроцессора опре20 äåëÿåòñÿ параметрами систеьы магистраль — память, т.е. падает до величины приблизительно 275 кГц.

Целью изобретения является увеличение быстродействия системы обработки данных с магистральной структурой при обработке массивов.

Цель достигается тем, что в систему обработки данных, содержащую процессор, два запоминающих устройства, блок прямого доступа н регистр пе1003063 редачи, вход-выход которого соединен с информационным входом-выходом системы, вход регистра передачи подключен к выходу данных блока прямого доступа, управляющий вход-выход процессора соединен с управляющими 5 входами-выходами запоминающих устройств и блока прямого доступа, а вход-выход адреса и вход-выход данных процессора подключены соответственно к входам-выходам адреса и вхо- 10 дам-выходам данных первого запоминающего устройства и блока прямого доступа, введены коммутатор адреса, коммутатор данных, блок управления и блок элементов И, информационный вход 5 которого соединен с выходом регистра передачи, управляющий вход блока элементов И подключен к выходу разрешения приема данных блока прямого доступа, а выход блока элементов И соединен с входом-выходом данных вто. рого запоминающего устройства, вход блока управления подключен к выходу управления коммутацией блока прямого доступа, а выход блока управления соединен с. управляющими входами коммутаторов адреса и данных, первые входы-выходы которых подключены соответственно к входам-выходам адреса и данных процессора, а вторые входывыходы — к входам-выходам соответственно адреса и данных второго запоминающего устройства.

Кроме того, процессор содержит два блока элементов И, сумматор, блок регистров, регистр адреса, регистр 35 состояния, шифратор адреса, регистр адреса микрокоманды, память микрокоманд, регистр микрокоманды, блок срав— нения приоритетов и регистр управления, вход-выход котоРого соединен с 4п управляющим входом-выходом процессора, первыми входами шифратора адреса и блока сравнения приоритетов и первым выходом регистра микрокоманды, вход котоРого подключен к выходу па- 4 мяти микрокоманд, а выход — к второму входу блока сравнения приоритетов, первым входам первого и второго блоков элементов И и управляющим входам регистра адреса, регистра состояния, сумматора и блока регистров, выход блока регистров соединен с третьим входом блока сравнения приоритетов, первым информационным входом сумматора, выходом регистра состояния и вторым входом шифратора адреса, выход 55 блока сравнения приоритетов подключен к третьему входу шифратора адреса и входу регистра управления, вход регистра адреса микрокоманды соединен с выходом шифратора адреса, а выход -69 с входом памяти микрокоманд, выход сумматора подключен к входам блока регистров, регистра адреса, регистра состояния и второму входу первого блокаа элементов И, вход-выход данных процессора соединен с выходом первого блока элементов И и вторым информационным входом сумматора, второй вход второго блока элементов И подключен к выходу регистра адреса, а выход— к входу-выходу адреса гроцессора.

Причем -блок управления содержит триггер режима, элемент И, два элемента И-НЕ и элемент НЕ, при этом вход элемента НЕ, первый и второй входы элемента И и синхровход триггера режима соединены с входом блока, выход элемента И подключен к установочному входу триггера режима, прямой выход которого соединен с выходом блока, а инверсный выход подключен к первым входам первого и второго элементов

И-НЕ, вторые входы которых соединены соответственно с входом блока и выходом элемента НЕ, а выходы элементов

И-НЕ подключены к выходу блока.

На фиг ° 1 представлена структурная схема системы; на фиг. 2 — пример реализации процессора; на фиг. 3 пример реализации блока прямого доступа; на фиг. 4 — временная диаграмма работы схемы синхронизации; на фиг. 5 — пример реализации схемы прерывания; на фиг. 6 — пример реализации блока упраьления.

Система содержит процессор 1, запоминающие устройства 2 и 3, соединенные с помощью магистрали 4,включающей шину 5 адреса, шину 6 данных и шину 7 управления, а также блок 8 прямого доступа, регистр 9 передачи блок 10 элементов И, коммутатор 11 адреса, коммутатор 12 данных и блок

13 управления (фиг. 1). Вход-выход регистра 9 соединен с информационным входом-выходом системы, вход регистра 9 подключен к выходу данных блока 8, а управляющий вход-выход процессора 1 соединен с управляющими входами-выходами устройств 2 и 3 и блока 8. Вход-выход адреса и вход-выход данных процессора 1 подключены соответственно к входам выходам адреса и входам-выходам данных устройства 2 и блока 8. Информационный вход блока 10 соединен с выходом регистра 9, управляющий вход блока 10 подключен к выходу разрешения приема данных блока 8, а выход блока 10 соединен с входом-выходом данных устройства 3. Вход блока 13 подключен к выходу управления коммутацией блока 8, а выход блока 13 соединен с управляющими входами коммутаторов 11 и

12, первые входы-выходы которых подключены соответственно к входам-выходам адреса и данных процессора 1, а вторые входы-выходы — к входам-выходам соответственно адреса и данных устройства 3.

Процессор 1 (фнг. 2) содержит первый блок 14 элементов И (для передачи

1003063 сигналов по линиям шины 6), сумматор

15, блок 16 регистров, регистр 17 адреса, регистр 18 состояния, шифра юр 19. адресов микрокоманд, второй блок 20 элементов И для передачи сигналов по линиям шины 5, блок

21 сравнения приоритетов, регистр 22 адреса микрокоманды, память 23 микрокоманд, регистр 24 микрокоманды, регистр 25 управления. Управление работой блоКов процессора 1 осуществ- 10 ляется сигналами по линиям 26 управления. Шина 7 включает линии 27 кодов управления магистрали, линии 28 состояния магистрали, линии 29 запросов, линии 30 разрешения, линию 31 подтверждения выбора, Блок 8 прямого доступа (фиг. 3) содержит счетчик 32 адреса, счетчик

33 слов, регистр 34 управления, схему

35 прерывания, схему 36 синхрониза ции, элементы H 37 и 38. Кроме того, на фиг, 3 обозначены линии 39 кода операции, линии 40 передачи данных через регистр 9,.линии 41 передачи данных на шину 6, линия 42 занятости магистрали 4, линия 43 начала об« мена, линия 44 конца обмена, линия

45 сброса счетчика слов, линия 46 запуска блока 8 прямого доступа.

Схема 35 прерывания (фиг.5) содержит триггер 47 запроса, триггер 48 подтверждения выбора, триггер 49 занятости магистрали 4, элементы

И 50 и 51.

Блок 13 управления .(фиг. 6) со- 35 держит триггер 52 режима, элемент

И 53, элементы И-HE 54 и 55, элемент НЕ 59. Выходами блока 13 являются линия 56 управления блоком 11, линия 57 управления блоком 12 при . .4Q чтении, линия 58 управления блоком12 при записи.

Процессор 1, запоминающие устройства 2 и 3 и блок 8 соединены между собой единой магистралью 4. В каче- 45 стве устройств 2 и 3 могут быть использованы устройства оперативной памяти, а также устройства внешней памяти и устройства ввода-вывода.

Система обработки данных работает следующим образом.

Управление работой магистрали 4 в каждый момент времени осуществляет устройство-задатчик. В рассматриваемом случае задатчиками могут быть либо процессор 1, либо блок 8 прямого доступа.

В моменты, когда задатчиком является процессор 1, коммутатор 11 и коммутатор 12 обеспечивают прохождение сигналов без изменения в режиме,фО повторения (коммутатор замкнут).При этом обеспечивается нормальная работа процессора 1 по программе, хранимой как s устройстве 2, так и в устройстве 3. 65

Процессор 1 функционирует следующим образом, Работа отдельных блоков и узлов процессора 1 координируется микропрограммным устройством управления, включающим шифратор 19, регистр 22 память 23 и регистр 24. Команды, выполняемые процессором 1, разделяются на адресные команды и команды управления, Адресные команды делятся на одно- и двухоперандные, к ним относятся команды очистки, модификации (вычитание и прибавление "единицы", сдвиг),. пересылки, арифметические и логические команды„

К командам управления относятся команды перехода (условного и безусловного) и общего управления (сброс, останов, выход из прерывания). Адресные команды в общем случае выполняются в четыре такта: выборка команды, выборка операнда (или операндов), исполнение и запись результата. Блок 16 включает набор регистров общего назначения, содержимое которых может быть использовано в командах, а также набор рабочих регистров, доступных микропрограмме.

Регистр 18 включает разряды призна-! ков, определяемые по результату выполнения команды сумматором 15 (ра-: венство результата нулю, знак результата, переполнение), и разряды, определяющие приоритет выполняемой программы.

Кроме того, регистр 18 хранит инструкцию, выполняемую в данный момент процессором 1. Шифратор 19 осуществляет формирование (шифрацию) адреса следующей микрокоманды при исполнении команд процессором 1. Адрес следующей микрокоманды формируется .в зависимости от выполняемой инструкции, хранимой в регистре 18, предыдущей микрокоманды, сигналов состояния магистрали и сигналов от блока 21, определяющих переход процессора 1 на микропрограмму выполнения прерывания. Реализация этого блока осуществляется на основе постоянного запоминающего устройства (ПЗУ), входные сигналы которого интерпретируются как -адрес ячейки, в которой хранится адрес следующей микрокоманды, выполняемой процессором 1. Один из регистров общего назначения блока

16 используется в качестве счетчика команд, хранящего адрес текущей команды (инструкции). В такте выборки команды содержимое счетчика команд пересылается иэ блока 16 в сумматор

15, а также в регистр 17, затем содержимое счетчика команд модифицируется в сумматоре 15 на "+2" и воэвра щается в регистр блока 16.

Для считывания команды из памяти открывается блок 20, пересылающий

100306 3 содержимое регистра 17 по шине 5, а на линии 27 шины 7 выдается код операции чтения. Дальнейшая выборка мик- рокоманд приостанавливается. После выполнения операции память выдает информацию на линии шины б и соответствующий сигнал на линии 28, разрешающий далЬнейшую выборки микрокоманд.. Команда принимается в сумматор 15 и пересылается далее в ре гистр 18. После этого сигналы на ли- 10 ниях магистрали 4 могут быть сняты, Дешифрация команды осуществляется микропрограммно. Операнды в зависимости от типа адресации выбираются иэ регистров общего назначения блока 16, либо из оперативной памяти.

Во в-.ором случае процедура выборки операндов аналогична процедуре вы. борки команды. В регистре 17 формируется адрес .операнда, затем выполняется операция чтения на магистрали

4. После загрузки операндов в сумматор 15 выпосняется микропрограмма их обработки с использованием ра6очих регистров блока 16, доступных микропрограмме..Запись ре"ультата в двухоперандных командах осуществляется по адресу второго операнда.

Обращение к регистрам периферийных устройств идентично обращению к ячейкам оперативной памяти, при этом адреса регистров периФерийных устройств и адреса ячеек оперативной памяти образуют единичную область на магистрали 4.

При поступлении внешнего запроса 35 иа прерывание по линиям 29 его номер (уровень приоритота) сравнивается в блоке 21 с приоритетом выполняемой программы, хранимой в регистре 18. Если приоритет внешнего 4П запроса меньше, то он игнорируется.

В противном случае, по окончании выполнения текущей команды выборка следующей команды не производится и процессор 1 переходит в режим об- 4 работки прерывания. При этом блок 21 выдает соответствующий сигнал разрешения, записываемый в регистр 25 и передаваемый затем по линии 30. После получения этого. сигнала устройство, выставившее запрос, выдает сигнал подтверждения на линию 31, кото-, рый сбрасывает сигнал разрешения в регистре 25. Далее устройство выставляет на линии шины б код вектора прерывания, сопровождая его сигналом 55 прерывания по одной из линий 28. Вектор прерывания принимается в сумматор 15.

Вектор прерывания представляет собой адрес первой иэ двух соседних 60 ячеек памяти, в которых хранится: первый адрес программы обработки прерывания, начальное слово состояния процессора при выполнении программы обработки прерывания. При выполнении 65 микропрограммы прерывания процессором 1 осуществляется замена содержимого счетчика команд и слова состояния процессора 1 на содержимое ячеек вектора прерывания. Их старое содержимое сохраняется н области памяти по адресам, укаэанным в одном из регистров общего назначения блока 16 (обычно шестом).

В случае поступления в блок 21 по линиям 29 запроса нэ внепроцессорный обмен (запроса прямого доступа к памяти} независимо от уровня приоритера процессора 1 блок 21 формирует сигнал разрешения, записываемый в регистр 25 и выдаваемый далее на линии 30. При получении этого сигнала периферийное устройство выставляет сигнал подтверждения выбора, сбрасывающий регистр 25, По окончании текущего цикла обращения к оперативной памяти периферийное устройство.выставляет сигнал занятости на линии 28 и становится эадатчиком магистрали

4. Этот сигнал блокирует обращение к памяти со сторaíû процессора 1.

По окончании работы периферийное устройство освобождает магистраль

4, снимая сигнал занятости, и процессор 1 продолжае выполнение текущей программы.

Процесс включения в работу блока

8. состоит в следующем, В соответствии с программой процессор 1 проводит загрузку начального адреса массива в счетчик 32, количества слов .-. (раэмер массива) — в счетчик 33, команды — в регистр 34, Запуск работы блока 8 осуществляется после выполнения схемой 35 операции захвата шины, которая начинается. после загрузки соответствующей команды в регистр 34 и появления сигнала на линии 46. Пример реализации схемы

35 приведен на фиг. 5. Исходное состояние триггеров 47 — 49 — нулевое.

Сигнал запуска блока 8 по ликии 46 взводит триггер 47 запроса, с выхода которого сигнал проходит на линию

29 запросов к процессору 1, который выдает сигнал разрешения на линию

30. Сигнал разрешения через элемент

50 устанавливает триггер 48, с единичного плеча которого сигнал по линии 31 передается к процессору 1, который снимает сигнал разрешения.

По окончании текущей операции передачи данных по магистрали 4 и снятия другим устройством сигнала занятости с линии 42 вэводится триггер

49, устанавливающий на линии 42 свой сигнал занятости магистрали 4, в результате чего блок 8 становится. задатчиком магистрали 4, При этом в блоке 13 триггер 52 устанавливается в единичное состояние и на линиях 56-58 устанавливаются сигналы логической единицы независимо

100»06»

10 от состоянии сигнаясв на линиях 39 кода операции. Эти сигналы обеспе чивают отключение коммутатора 12 и включение режима модификации в коммутаторе 11. В этом режиме коммутатор 11 транслирует адреса с фиксированным смещением. Величина смещения устанавливается заранее и определяется объемом оперативной памяти устройства 2. Это позволяет иметь единственный узел формирования адресов в блоке 8.

При работе блока 8 осуществляется либо передача информации через регистр 9 s устройства 2 и 3 (запись), либо передача информации из устройств 15

2 и 3 в регистр 9 (чтение) .

Синхронизация выполнения операции на магистрали 4 осуществляется схемой 36, которая запускается схемой

35 по сигналу на линии 42. Временная 7п диаграмма работы схемы 36 приведена. на фнг. 4. Сигнал начала обмена по линии 43 является стробирующим для сигналов по шинам 5-7. Устройства 2 и 3 начинают выполнение операции по получении сигнала с линии 43. Этот же сигнал одновременно с кодом операции по линиям 39 управляет прохождением данных либо через.элемент 37 по линии 41 (запись), либо через элемент 38 по линии 40 (чтение).

Кроме того, сигналы со второго управляющего выхода бло»йа 8 управляют работой блока 10, который в случае операции записи передает данные с . информационного выхода регистра 9 в устройство 3, либо в случае чтения — в обратном направлении. После выполнения операции устройства 2 и

3 выдают сигналы 44 конца, последний из которых устанавливает схему 4О

36 в исходное состояние. При этом снимаются сигналы с линий магистрали 4 (кроме сигнала 42 занятости}, увеличивается на два содержимое счетчика 32 и уменьшается на единицу со- 45 держимое счетчика 33. После окончания сигнала на линии 44 снова запускается схема 36 и цикл обмена данными между регистром 9 и устройствами 2 и 3 повторяется. Процесс продолжается до тех пор, пока счетчик

33 не обнулится.Тогда . сигналом по линии 45 сброса счетчика слов в схеме

35 сбрасывается сигнал занятости магистрали 4 и обмен данными прекращается. При этом вновь включаются коммутаторы 11 и 12, а управление магистралью 4 передается процессору

1, который продолжает работу по программе.

Экономический эффект от использования изобретения может быть оценен следующим образом. Предположим, что решается задача картографирования поверхности или обработка сейсмических данных. При этом исходные данные представляют собой огромный массив, подлежащий многократным спектральным (прямком и обратным) греобразованиям. Комплекс обработки строится íà оСнове какой-либо

ЭВМ и специализированного процес-. сора. Спецпроцессор, имеющий граничную частоту, равную 500 кГц, может стоить порядка 70-100 тыс.руб °

При этом он может обрабатывать данные и принимать-передавать поток до

2,2 Мбайт/с.

При использовании такого спецпроцессора в состав существующих комплексов быстродействие спецпроцессора упадет. приблизительно в 4/2,21,8 раза (производительность центрального процессора значительно меньше и может быть при оценке опущена). Приняв стоимость. основного комплекса 140 тыс. руб.. (СМ4) и учитывая большую потребность в спектральной обработке, можно ожидать, что для обработки одного и того же достаточно большого объема данных, например, 10 Мбайт/год, необходимо иметь 17 комплексов без предлагаемого объекта и 9 комплексов пред-. лагаемого типа, считая, что 10% времени комплексы заняты только этими вычислениями. Тогда экономический эффект будет равен (17-9), х х 210 тыс.руб. = 1,68 млн.руб. Стоимость дсполнительного оборудования не превьзаает 1-2 тыс.руб.

Формула изобретения

Система обработки данных, содержащая процессор, два запоминающих устройства, блок прямого доступа и регистр передачи, вход выход которого соединен с информационным входом-выходом системы, вход регистра передачи подключен к выходу данных блока прямого доступа, управляющий вход-выход процессора .сое;динен с управляющими входами-выходами запоминающих устройств и блока прямого доступа, а вход-выход адреса и входвыход данных процессора подключвны соответственно к входам-выходам адреса и входам-выходам данных первого запоминающего устройства и блока прямого доступа, о т л и— ч а ю щ а я с я тем, что, с целью повышения быстродействия, îíà содержит коммутатор адреса, коммутатор данных,.блок управления и блок элементов Й, информационный вход которого соединен с выходом регистра передачи, управлякщий вход блока элементов И подключен к выходу разрешения приема данных блока прямого доступа, а выход блока элементов

И соединен с входом-выходом данных второго запоминающего устройства, 100306 3

1003063

1003063

1003063

Составитель Г. Виталиев

Редактор О. Половка Техред Т.Маточка . Корректор A. дзятко

Заказ 1553/31 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4