Устройство для проверки узлов контроля памяти

 

Союз Советских

Социалкетических

РеспуЬлнк

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ » 1003089 (61) Дополнительное к авт. саид-ву— (22) Заявлено 020281 (21) 3288504/18-24 с присоединением заявки №(23) ПриоритетОпубликовано 070333. Бюллетень ¹ 9

Дата опубликования описания 070383 (и) м.ê.

О 06 F 11/16

Государственный комитет

СССР по делам изобретений н открытий (5З) УДК 681 . 326 (088.8) ов, ""

Е.Я. Белалов, A.Ã. Забуранный, Э.В. Руд

С.П. Саламатов и A.М. Селигей (72) Авторы изобретения с..

Киевский ордена Трудового Красного Знамени ".. .-.--.--*-- ."... ,завод вычислительных и управляющих машин (71) Заявитель

;(54) УСТРОЙСТВО ДЛЯ ПРОВЕРКИ УЗЛОВ КОНТРОЛЯ

ПАМЯТИ

Изобретение относится к устройствам для проверки узлов контроля памяти и может быть использовано в вычислительной технике и автоматике, в частности в вычислительных систе. мах, осуществляющих программный контроль запоминающих устройств.

Известно устройство для контроля оборудования памяти, .содержащее память, регистры входной, управляющей и выходной информации, узел управления памятью, формирователи, дополнительные приемники и передатчики для контрольных разрядов и узлы контроля входной и выходной информации (1g.

Недостатком этого устройства является невозможность осуществления проверки узлов контроля беэ,наличия дополнительных шин интерфейса и дополнительного приемно-передающего оборудования для приема и передачи контрольных разрядов.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для тестовой .проверки памяти, содержащее регистр управляющей информации, регистр входных данных, регистр чтения данных, регистр выходных данных, узлы контроля управляющей информации, узлы контроля входных и выходных данных, узел управления памятью, первый узел . формирования контрольных разрядов, второй узел формирования контрольных разрядов, память, входной коммутатор и выходной коммутатор.

Информационные входы входного коммутатора, подключенного своим вы ..одом к второму информационному входу памяти, соединены соответственно с выходом первого узла формирования контрольных разрядов и третьим выходом регистра. управляющей информации. .

Информационные входы выходного коиму татора, соединенного . выходом с входом контрольных разрядов выходно-. го регистра данных, соединены соответственно с выходом второго узла формирования контрольных разрядов и выходом контрольных разрядов регист. ра чтения данных. Управляющие входы входного и выходного коммутаторов подключены соответственно к второму и третьему выходам узла управления памятью 1 2).

Недостатком известного устройства является необходимость наличия дополнительных шин интерфейса для пе1003089 редачи контрольных разрядов и невозможность проверки оборудования без этих шин. Кроме того, выбор комбинации контрольных разрядов ограничен областью свободных адресов памяти, не. занятых программой, так как контрольные разряды соответствуют отдельным разрядам адреса.

Недостатком устройства является также то, что для задания контрольных разрядов при проверке используется часть адресных разрядов, что делает невозможным проверку обору-. дования при небольшом объеме памяти, т.е. малом количестве адресных шин, либо для осуществления такой проверки требуются дополнительные шины и дополнительное приемно-переда-. ющее оборудование.

Целью изобретения является упрощение устройства. Поставленная цель достигается тем, что в устройство для проверки узлов контроля памяти, содержащее регистр управляющей информации, регистр входной информации, блок управления памятью, блок формирования контрольных разрядов, входной коммутатор, блок памяти, регистр выходной информации, блок контроля выходной информации, выходной коммутатор, ЗО причем группа управляющих входов устройства соединена с группой входов регистра управляющей информации, группа информационных выходов которого является группой информационных 35 входов блока управления памятью, управляющий вход которого соединен с выходом разряда блокировки формирования контрольных разрядов регистра управляющей информации, первая группа Щ выходов блока управления памятью соединена с управляющими входами блока памяти, первая группа информационных входов которого соединена с группой выходов входного коммутатора, группа управляющих входов которого соединена с второй группой выходов блока управления памятью, третья группа выходов которого соединена с группой управляющих входов выходного, коммутатора, группа выходов которого является группой информационных выходов устройства, группа информационных входов устройства соединена с группой входов регистра входной информации, выходы регистра входной информа- ции соединены с второй группой информационных входов блока памяти и с группой входов блока формирования контрольных разрядов, группа выходов которого соединена с первой. группой 4О информационных входов входного коммутатора, группа выходов блока памяти соединена соответственно с группой информационных входов регистра выходной информации, группа управ- Я ляющих входов которого соединена с первой группой выходов блока контроля выходной информации, вторая группа выходов которого является группой выходов сигналов ошибки устройства, группа выходов информационных разрядов регистра выходной информации соединена с третьей группой информационных входов блока памяти и с первой группой входов блока контроля выходной информации, введен регистр контрольной информации, выходы которого соединены с первой группой информационных входов выходного коммутатора, вторая группа информационных входов которого соединена с информационными выходами регистра выходной информации, группа входов регистра контрольной информации соединена с третьей группой выходов блока контроля выходной информации, вторая группа которого соединена с выходами контрольных разрядов регистра выходной информации и с второй группой информационных входов входного коммутатора.

Блок контроля выходной информации содержит узел формирования кода рассогласования контрольных сумм, дешифратор номера корректируемого разряда, узел обнаружения ошибки, причем первая и вторая группы входов блока соединена соответственно с входами узла формирования кода рас- согласования контрольных сумм, вы- ходы которого соединены с группой информационных входов дешифратора номера корректируемого разряда, с .группой входов узла обнаружения оши6ки и,являются третьей группой выходов .блока, первая группа выхо- дов которбго соединена с выходами дешифратора номера корректируемого разряда, управляющий вход которого соединен с первым выходом узла обнаружения ошибки и является первым выходом второй группы выходов блока, второй выход второй группы выходов блока соединен с вторым выходом узла обнаружения сшибки.

Узел обнаружения ошибки содержит два элемента ИЛИ, элемент НЕ, элемент И, выход которого является первым выходом группы выходов узла, второй выход которого соединен с выходом первого элемЕнта ИЛИ, первый вход которого соединен с выходом второго элемента ИЛИ и с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с вторым входом элемента

ИЛИ и с . И -входом узла (где И число взводов узла И -1 входы которого соединены соответственно с входами второго элемента ИЛИ.

Узел формирования rcoga рассогласования контрольных сумм содержит

1003089 группу элементов сложения по модулю два, группу элементов НЕ, выходы которых являются соответственно выходами узла, первая группа входов которого соединена соответственно с

И -1 входами элементов сложения но модулю два, ю входов которых являются соответственно второй группой входов узла, при этом выходы элементов сложения цо модулю два соединены соответственно с входами элемен- 10 тов НЕ..

На фиг. 1 представлена блок-схема устройства; на фиг. 2. — блок управления памятью; на фиг. 3 — блок контроля выходной информации; на $5 фиг. 4 — узел формирования кода рассогласования контрольных сумм, на фиг. 5 — узел обнаружения сваибки, на фиг. 6 — узел синхронизации; на фиг. 7 — узел управления коммута- Зъ торами.

Устройство содержит регистр 1 управляющей информации, регистр 2 входной информации, блок 3 управле.. ния памятью, блок 4 формирования контрольных разрядов, входной коммутатор 5, блок 6 памяти, регистр 7 выходной информации, блок 8 контроля выходной информации, регистр 9 конт- ЗО рольйой информации, к которому имеется программный доступ от процессора, выходной коммутатор 10. Регистр

1 управляющей информации содержит группу 11 разрядов управляющей информации и бит 12 блокировки формирования контрольных разрядов. Регистр

7 выходной информации содержит груп-пу 13 информационных разрядов и группу 14 контрольных разрядов. Блок

3 управления памятью содержит узел 4О

15 синхронизации, дешифратор 16 кода операции, дешифратор 17 адреса, узел 18 управления коммутаторами, группу 19.1-19.3 информационных входов, управляющий вход 20 блока, пер- 45. вую группу 21.1-21.2 выходов блока, вторую группу 22.1-22.2 выходов блока, третью группу 23.1-23.2 выходов блока.

Блок 8 контроля выходной информации -.одержит узел 24 формирования кода рассогласования контрольных сумм, дешифратор 25 номера корректируемого разряда, узел 26 обнаружения ошибки. Блок 8 также содержит первую группу 27 и вторую группу 28.1-28.6 входов, вторую группу 29 выходов, содержащую выходы 30.1, 30.2 и третью группу выходов 31.

Узел 24 содержит элементы 32.1- 60

32.6 сложения по модулю два, группу элементов НЕ 33 .1-33.6. Узел 26 содержит элемент KHH 34, элемент И 35, элемент НЕ 36, элемент ИЛИ 37. Узел

15 синхронизации содержит элемент 65

38 задержки, элементы И 39, 40 первую группу 41.1-41.2 входов, вторую группу 42.1-42.2 входов ° Узел IS содержит элемент НЕ 43, элементы

И 44, 45, элемент ИЛИ 46, элементы

И 47, 48 °

Устройство работает следующим образом.

При выполнении операции записи информация с регистра 2 входной информации и контрольные сумчы, поступающие через входной коммутатор 5 от блока 4 формирования контрольных разрядов, записываются в блок 6 памяти по адресу, поступающему из блока 3 управления памятью. При выполнении операции чтения информация, считанная из блока 6 памяти, вместе с контрольными разрядами заносится в регистр 7 выходной информации.

Блок 8 контроля выходной информации, на первые входы.которого поступают информационные разряды с регистра 7 выходной информации, а на вторые входы поступают контрольные разряды с регистра 7 выходной информации, производят контроль считанной информации и в случае необходимости корректируют ее и уведомляет процессор о наличии корректнруемых или некорректируемых ошибок информации.

Результат работы блока контроля выходной информации 8, например код несоответствия контрольных сумм, запоминается в регистре 9 контрольной информации. Информация с выхода регистра 7 выходной информации через выходной коммутатор 10 поступает в процессор.

При проверке узлов контроля памяти процессор в начале с помощью обычной операции записи производит запись информации по какому-либо адресу. Далее в регистр 1 управляющей информации производится запись бита блокировки формирования контрольных разрядов, а в блок 6 памяти по этому же адресу производится запись измененной, по сравнению с предыдущей, информации. Особенностью выпол нения операции записи при взведенном бите блокировки формирования контрольных разрядов является то, что в блок 6 памяти записываются контрольные разряды с выхода регистра 7 выходной информации,.а не то, которые формируются блоком 4 формирования контрольных разрядов. Это достигаетсй путем переключения входов входного коммутатора 5. Таким образом, в результате выполнения операции записи при взведенном бите блокировки формирования контрольных разрядов в блок 6 памяти в полуцикле записи за-.. пишется новая информация и регенерируются прежние контрольные разря ды, выбранные из блока 6 памяти в

1003089 полуцикле чтения. При последующем после записи чтении иэ памяти блок 8 контроля выходной информации обнаруживает несоответствие между контроль- ными и информационными разрядами, уведОмляет процессор о корректируемых и некорректируемых искажениях информации, Далее процессор производит обращение к регистру 9 контрольной информации и через выходной коммутатор 10 получает информацию о результате работы блока 8 контроля выходной информации. О правильности работы блока контроля памяти можно судить по информации, поступающей из блока 6 памяти, по сигналам, вы- 15 даваемым в процессор блоком 8 контроля выходной информации, и по состоянию регистра 9 контрольной информации.

Узел синхронизации работает сле- 2О дующим образом.

Узел 15 синхронизации в зависимости от поступающих с регистра управляющей информации ийициативных: сигналов, а также сигналов, посту- 25 пающих с дешифратора 16 кода операции и дешифратора 17 адреса, вырабатывает необходимые для функционирования устройства временные и стробовые сигналы. Дешифратор 16 кода операции в зависимости от поступающих с регистра управляющей информации битов кода операции вырабатывает сигналы управления узлом 15 синхронизации и узлом 18 управления коммутаторами.

Дешифратор 17 адреса в зависимости от поступающих из управляющего регистра битов адреса вырабатывает сигналы подтверждения доступности фО адресуемого объема памяти, которые поступают в узел 15 синхронизации. .Дешифратор 17 адреса вырабатывает также признак обращения к регистру контрольной информации в случае, если45 поступающий из процессора адрес совпадает с адресом регистра контрольной информации. Вырабатываемый дешифратором 17 адреса признак поступает в узел 18 управления коммутато- щО рами. В объеме адресов для регистра контрольной информации отведен один математический адрес.

Узел 18 управления коммутатором в зависимости от сигналов, поступающих из дешифратора 16 кода операции и дешифратора 17 адреса, а также бита блокировки формирования контрольных разрядов, поступающего с регист .ра управляющей информации, выраба- 6О тывает сигналы управления входным и выходным коммутаторами.

В случае, если бит блокировки формирования контрольных разрядов 12 в регистре 1 не взведен и адрес, присы- jg лаемый процессором, не совпадает с адресом регистра контрольной информации, то узел 18 управления коммутаторами переключает входной коммутатор 5 в направление приема контрольных разрядов от блока 4 формирования контрольных разрядов, а выходной коммутатор 10 — в направление приема информации из регистра 7 выходной информации.

Если в регистре 1 взведен бит блокировки формирования контрольных разрядов 12, то в операциях типа

"запись" входной коммутатор 5 переключается в направление приема группы контрольных разрядов 14 иэ регистра 7 выходной информации.

Если присылаемый процессором адрес совпадает с адресом регистра контрольной информации, то в операциях типа "Чтения" выходной коммутатор 10 переключается в направление приема информации с регистра 9 контрольной информации.

Блок 8 контроля выходной информации содержит узел 24, который формирует синдром ошибки по коду Хзмминга, состоящий из шести кодов рассогласования — контрольных сумм 51...56.

Контрольные суммы S1...55 служат для обнаружения и исправления одиночных ошибок, а S 6 — для обнаружения двойных ошибок. При этом каждая из контрольных сумм 51...55 . равна инверсному значению суммы по модулю 2 ин формационных и одного контрольного разрядов в регистре 7 выходной информации. Контрольная сумма S6 равна инверсному значению суммы по модулю

2 всех разрядов в регистре 7.

Узел обнаружения ошибки работает следующим образом.

На входы 30.1...30.6 узла 26 обнаружения ошибки с выходов узла 24 поступают коды рассогласования ошибки. На выходе 30.1 узла 26 формируется сигнал "Двойная ошибка", а на выходе 30.2 - сигнал "Двойная или одиночная ошибка". Сигнал "Двойная ошибка" поступает в интерфейс и на входы дешифратора 25 номера корректирующего разряда для отмены коррекции при двойной ошибке. Сигнал "Двойная или одиночная ошибка" является условием записи в регистр 9 контрольной информации, Признаком одиночной ошибки является значение контрольной суммы 56=1. Признак двойной ошибки определяется выражением.

ЩЧ В М 5ЪЧЬАЧ 56 ) 5 6

Узел управления коммутаторами работает следующим образом.

На входы 41.1 и 41 ° 2 с дешифратора 16 кода операции поступают соответственно признаки операции чтения

1003089

10 экономический эффект Э от исполь-4О зования изобретения может быть определен по формуле

Э=И (С +Сg), 45 где И вЂ” количество контрольных разрядов;

C,C — - стоимость элементов приема и передачи контрольных раз50 рядов соответственно.

Подтверждением технико-экономической эффективности является факт отсутствия в нем дополнительных шин интерфейса и приемо-передающего оборудования для контрольных разрядов.

Формула изобретения 1. Устройство для проверки узлов контроля памяти, содержащее регистр управляющей информации, регистр вход-. ной информации, блок управлейия памятью, блок формирования контрольных разрядов, входной коммутатор, блок 5 и признак операции записи. На входы

20, 42.1 и 42.2 с выходов регистра

1 и дешифратора 17 адреса поступают соответственно бит блокировки фор-: мирования, признак адреса памяти и признак адреса регистра контрольной информации °

На выходах 22.1 и 22.2 формируются сигналы управления входным коммутатором 5, а на выходах 23.1 и

23.2 — сигналы управления выходным коммутатором 10. Сигналы на выходах

22.1 и 22 ° 2 разрешают работу коммутатору 5 по первому и второму входам соответственно. Сигналы на выходах 23.1 и 23.2 разрешают работу 15 коммутатора 10 по первому и второму входам соответственно. Сигнал на выходе 22.1 формируется при наличии признака записи на входе 41.2 и при отсутствии бита блокировки фор- gQ мирования на входе 20. Сигнал на выходе 22.2 формируется при наличии признака записи на входе 41.2 и при наличии бита блокировки формирования на входе 20, а также при наличии 25 признака чтения на входе 41,1. Сигнал на выходе 23,1 формируется при наличии признака адреса памяти на входе 42.1 и признака чтения на входе 41.1. Сигнал на выходе 23.2 формируется при наличии признака адреса регистра контрольной информации на. входе 42.2 и признака чтения на входе 41.1

Предлагаемое устройство для проверки схем контроля памяти, по сравнению с известными, имеет меньшие аппаратурные затраты и более широкую ,область применения. памяти, регистр выходной информации, блок контроля выходной информации, выходной коммутатор, причем группа управляющих входов устройства соединена с группой входов регистра управляющей информации, группа информационных выходов которого являются группой информационных входов блока управления памятью, управляющий вход которого соединен с выходом разряда блокировки формирования контрольных разрядов регистра управляющей информации, первая группа выходов блока управления памятью соединена с управляющими входами блока памяти, первая группа информационных входов которого соединена с группой выходов входного коммутатора, группа управляющих входов которого соединена с второй группой выходов блока управления памятью, третья группа выходов которого соединена с группой управляющих входов выходного коммутатора, группа выходов которого является группой информационных выходов устройства, группа информационных входов устройства-соединена с группой входов .регистра входной информации, выходы которого соединены с второй группой информационных входов блока памяти и с группой входов блока формирования контрольных разрядов, группа выходов которого соединена с первой группой информационных входов входного коммутатора, группа выходов блока памяти соединена соответственно с группой информационных входов регистра выходной информации, группа управляющих входов которого соединена с первой группой выходов блока контроля выходной информации, вторая группа выходов которого является группой выходов сигналов ошибки устройства, группа выходов информационных разрядов регистра выходной информации соединена-с третьей группой информационных входов блока памяти и с первой группой входов блока контроля выходной информации, отличающееся тем, что, с целью упрощения устройства, в него введен регистр контрольной информации, выходы которого соединены с первой группой информационных входов выходного коммутатора, вторая группа информационных входов которого соединена с информационными выходами регистра выходной информации, группа входов регистра контрольной информации соединена с третьей группой выходов блока контроля выходной информации, вторая группа входов которого соединена с выходами контрольных разрядов регистра выходной информации и с второй группой информационных входов входного коммутатора.

1003089

2. Устройство по и. 1, о т л ич а ю Ш е е с я тем, что .блок контроля выходной информации содержит узел формироьания кода рассогласования контрольных сумм, дешифратор номера корректируемого разряда, узел обнаружения .ошибки, причем первая и вторая группы входов блока соединены соответственно с..входами узла формирования кода рассогласования контрольных сумм, выходы которого соединены с группой информационных входов дешифратора номера корректируемого разряда, с группой входов узла обнаружения ошибки и являются третьей группой выходов блока, пер" 15 вая группа выходов которого соединена с выходами дешифратора. номера корректируемого разряда,, управляющий вход которого соединен с первым выходом узла обнаружения ошибки и является первым выходом второй групп пы выходов блока, второй выход второй группы выходов блока соединен с вторым выходом .узла обнаружения ошибки. 25

3. Устройство по п. 2, о т л ич а ю щ е е с я тем, что узел обна»;,. ружения ошибки содержит два элемента ИЛИ, элемент НЕ, элемент И, выход которого является первым выходом группы выходов узла, второй выход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом второго элемента

ИЛИ и с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с вторым входом элемента ИЛИ и с И -входом узла (у - число входов узла), in-1 входы которого соединены соответственно с входами второго элемента ИЛИ.

4. Устройство по п. 2, о т л и ч а ю ш е е с я тем, что узел формирования рассогласования контрольных сумм содержит группу элементов сложения по модулю два, группу элементов НЕ, выходы которых являются соответственно выходами узла, первая группа входов которого соединена соответственно с К-1 входами элементов сложения по модулю два, я -входов которых являются соответственно второй группой входов узла, при этом выходы элементов сложения по модулю два соединены соответственно с входами элементов НЕ.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 3465132, кл. 235-153, опублик. 1970.

2. Авторское свидетельство СССР

В 744577, кл. 6061- 11/00, 1978 (прототип) .

1003089

1003089

1003089

45uz 7

ВНциПИ Заказ 1568/33 Тираж 704 Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4