Устройство для контроля цифровых узлов

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик р1) 10О3090 (61) Дополнительное к авт. свид-ву— (22) Заявлено 140781 (21) 3316787/18-24 с присоединением заявки ¹(23) ПриоритетОпубликовано 0 70 38 3. Бюллетень ¹ 9

Дата опубликования описания 070383

Р М К з

606 F 11/16

Государственный ксмитет

СССР по делам изобретений и открытий

681. 326 (088.8) «» » ъ (72) Авторы изобретения

Е.И. Николаев и Е.3. Храпко о

1 (73) Заявитель (54) УСТРОИСТВО,ЦЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ

Изобретение относится к контрольно-измерительной технике и может Ф быть использовано для контроля цифровых блоков вычислительной техники.

Известно устройство для тестового контроля цифровых узлов, содержащее блоки распознавания входов и выходов, схемы сравнения, блок управ- . ления, регистр теста, блок записи и блок памяти 1 .

Недостатком этого устройства явля- ется низкая достоверность контроля, вызванная недостаточной помехозащищенностью линии связи цифровой узелустройство контроля из-за того, что контролируемые цифровые узлы имеют разные входные сопротивления, поэтому устройство, согласованное с од-. ним контролируемым цифровым узлом, оказывается рассогласованным с другим, что приводит к появлению помех из-за наличия отраженных от концов линии связи сигналов.

° Наиболее близким к изобретению техническим решением является устройство для контроля цифровых узлов, содержащее блок ввода, соединенный своим первым выходом с первыми входами блока памяти и регистра настройки, вторым выходом — первым входом блока управления, входом — с первым . выходом блока управления, второй выход которого подключен к второму входу регистра настройки, третийк второму входу блока памяти, второй вход — к выходу блока сравнения, соединенного первыми входами с выходами проверяемого узла, вторым входом — с выходом блока памяти и первым входом коммутатора, второй вход которого подключен к выход регистра настройки t 2).

Недостатком этого устройства также является низкая достоверность контроля вследствие недостаточной помехоэащищенности.

Целью изобретения является увеличение функциональных возможностей за счет обеспечения возможности согласования выводов проверяемого узла.

Поставленная цель достигается тем, что в устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, блок сравнения, регистр настройки, коммутатор, блок управления, причем первая группа зыходов блока ввода соединена с груп". той информационных входов регистра

«астройки, с группой информационных

1003090 входов блока памяти, группа управляющих входов которого соединена с первой группой выходов блока управления, группа входов которого соединена с второй группой выходов блока ввода, вход которого соединен с выходом блока управления, вход которого соединен с выходом блока сравнения, первая группа входов которого соединена с выводами проверяемого узла, вторая группа входов блока срав 1О нения соединена с выходами блока па мяти и информационными входами zonmyтатора, управляющие входы которого соединены с выходами регистра настройки, управляющий вход которого сое- f5 .динен с первым выходом второй группы выходов блока управления, введен блок согласующих резисторов, первый и второй блоки регистров, каждый иэ которых содержит и регистров (где gp

n - число выводов проверяемого узла), причем выходы коммутатора соединены с информационными входами блока согласующих резисторов, первая группа управляющих входов которого соедине- 25 иа с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с группой информационных входов второго блока регистров, выходы которого соединены с второй группой управляющих входов блока согласующих резисторов, выходы которого соединены с выводами проверяемого узла, управляющий вход вто-З рого блока регистров соединен с вторым выходом второй группы выходов блока управления, управляющий вход второго блока регистров соединен с третьим выходом второй группы выход в блока управления. 4() с входами резисторов, вход первого резистора соединен с информационным входом узла, с первым выходом (в+1),-ro переключателя, второй выход которого соединен с выходом

m-ro переключателя, с выходом (а+2)-го переключателя, информацион- ный вход которого соединен с информационным входом (m+3)-го переключателя, выходы (m+3) -го переключателя соединены соответственно с первой и второй шинами электропитания узла, управляющие входы (m+1)-ro и (m+2)-ro переключателей соединены с выходами (m+1)-го усилителя, управляющий вход (m+3 -го переключателя соединен с выходом (m+2) -ro усилителя„ входы (m+1 )-ro и (m+2)-ro усилителей являются соответственно первым и вторым входами второй группы управляющих входов узла.

Кроме того, блок управления содержит генератор импульсов, элемент И, триггер, узел постоянной памяти, причем выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом триггера, нулевой вход .которого является вторым входом блока, единичный вход триггера соединен с выходом переключателя, вход которого соединен с шиной нулевого потенциала блока, выход элемента И является выходом блока, первая группа выходов которого соединена с первой группой выходов узла постоянной памяти, вторая группа выходов которого соединена с второй группой выходов блока, группа входов которого соединена с группой входов блока ,постоянной памяти.

Причем блок согласующих резисторов содержит и узлов согласующих резисторов, информационные входы блока согласующих резисторов соединены 4g соответственно с информационными входами узлов согласующих резисторов, первая и вторая группа управляющих входов которых соединены соответственно с первой и второй группой управляющих входов блока согласующих резисторов.

КромЕ того, узел согласующих ре- зисторов содержит m резисторов, соединенных последовательно (где m — число управляющих входов первой группы управляющих входов узла), (m+3 ) переключателей, .(m+2 ) усилителей, причем первая группа управляющих входов узла соединена соответственно с входами m усилителей, выходы которых Ю соединены соответственно с управляющими входами m переключателей, выходы которых соединены с выходами резисторов, информационные входы переключателей соединены соответственно Я

На фиг. 1 приведена блок-схема устройства, на фиг. 2 — схема узла согласующих резисторов", на фиг. 3 схема блока управления, на фиг. 4 временная диаграмма блока управления.

Устройство для контроля цифрового узла 1 содержит блок 2 ввода, блок

3 памяти, регистр 4 настройки, коммутатор 5 входов и выходов, блок б сравнения, блок 7 управления, блоки

8 согласующих резисторов, первые 9 и вторые 10 блоки регистров.

Узел согласующих резисторов содержит последовательно соединенные резисторы 11, коммутаторы в виде реле, обмотки реле 12 с контактными группами 13, обмотку реле 14 с контактными группами 15, обмотку реле

1б с контактной группой 17, усилители 18-20.

Регистры 9 содержат по числу градаций согласующего сопротивления блока 3 триггеры 21.

Регистры 10 содержат два триггера

22. Блок 2 ввода предназначен для

1003090 ввода, на ример с перфоленты или с штеккерного наборного поля, тестовой информации, информации о принадлежности выводов к входным и выходным контактам, управляющей информации, информации о номиналах согласующих резисторов 11, информации о подключении согласующих резисторов 11 ( последовательно между выходами коммутатора 5 и входами проверяемого узла 1 или параллельно входам проверяемого цифрового узла 1, привязка согласующих резисторов 12 к плюсу источника или к корпусу и т.д.).

Блок 3 памяти содержит кнопку 23

"Пуск", триггер 24, элемент И 25, 15 генератор 26, узел 27 постоянной памяти.

Регистр 4 настройки, разрядность которого равна числу выводов прове, ряемого узла 1, служит для управле- 2{) ния коммутатором 5.

Коммутатор 5 осуществляют передачу сигналов через блок 8 согласующих резисторов на входы проверяемого. цифрового узла 1. 25

Блок 6 сравнения предназначен для сравния кодов эталонов с сигналами на внешних контактах проверяемого узла 1.

Блок 7 управления синхронизирует работу всех блоков устройства, т.е. управляет записью тестовой информации из блока 2 ввода в блок 3 памяти, информации о входных и выходных выводах из блока 2 н регистр настройки 4, информации о номиналах согласующих резисторов 11 иэ блока 2 в первые блоки регистров 9, информации о подключении согласующих резисторов из блока 2 во вторые блоки регистров 10. 40

Блок 8 согласующих резисторов осущестнляет согласование выходов устройства контроля с входами проверяемого узла 1 путем включения резис торов определенного номинала между 45 ними.

Первый блок регистров 9 хранит информацию для управления работой реле 12 блока 8, которые осуществляют программируемый набор номиналов согласующих резисторов 11, в соответствии с кодом, записанным в блоке регистров 9.

Второй блок регистров 10 управляет работой реле 14 и 16 блока 8, которые определяют способ подключения согласующих резисторов, в соответстнии с кодом, зафиксированным на его регистрах. Усилители 18-20 возбуждают обмотки реле 12, 14 и 16.

Контроль проверяемого цифрового узла 1 осуществляется с помощью последовательности элементарных тестов, разрядность каждого из которых 65 равна числу выводов проверяемого узла. Каждый элементарный тест включает в себя стимулы и эталоны. Стимулы — совокупность сигналов, одновременно подаваемых на входы узла, эталоны — совокупность сигналов, которые должны появиться на выходах исправного цифрового узла при подаче на его входы стимулов.

Работа устройства происходит следующим образом.

tIo нажатию кнопки 23 "Пуск" (фиг. 3) в блоке управления 7 триггер 24 устанавливается н единичное состояние, открывая элемент И 25 для прохождения тактовых сигналов с генератора 26 на запуск блока 2 ввода (фиг. 4 а-г); Тактовые импульсы, поступая в блок 2 на счетчик команд, вырабатывают в параллельном коде последовательность адресон команд, расположенных в- узле 27 постоянной памяти, с выходов которого командная информация следует в блоки 3, 4, 9 и 10 (фиг. 3).

По первому такту генератора из узла постоянной памяти выводится ко манда НАЧАЛО (фиг. 4 а) в параллельном коде, которая дешифрируется в блоках,4, 9 и 10 и устанавливает их в исходные состояния.

По следующим тактам из блока 2 выводится информация на общую магистраль, к которой подключены своими входами блоки 3, 4, 9 и 10.

По второму такту генератора из узла постоянной памяти (блок 7) выводится код команды ВВОД 1, которая дешифрируется и вводит в регистр настройки 4 информацию о принадлежности выводов проверяемого узла 1 к входам или выходам (фиг. 4 е ).

Третий такт генератора 26 выводит

:команду ВВОД 2, которая дешифрируется н блоке 9 и устанавливает в первых регистрах информацию о номиналах согласующих резисторов 11. По четвертому такту генератора выводится команда ВВОД 3, дешифрируемая в блоке

10 и фиксирующая в его регистрах информацию о типе подключения резисторов 11 (последовательно или параллельно, к корпусу или к плюсу источника).

Начиная с пятого такта, узел постоянной памяти выдает команду

ЗАПИСЬ, которая повторяется столько раэ, сколько элементарных тестов содержит контролирующая программа (фиг, 4 к). Команда ЗАПИСЬ выделяется блоком 3 и фиксирует в своей памяти тест за тестом весь массив программы контроля.

После окончания серии команд

ЗАПИСЬ из узла постоянной памяти (блок 7 ) выдаются последовательно одна за другой по тактам. генератора

1003090 о где К сот — общее согласующее сопро- 60 тивление канала блока 8 при замкнутой контактной группе 13;(информация на соответствующем 0-триггере регистра 9 равна нулю), 65

27 команды IIPOBEPKA, дешифрируемые блоком 3. По этим командам элементарные тесты по одному из блока 3 памяти через коммутатор 5 и блок согласования 8 подаются на входы проверяемого узла 1. Эти же теСты поступают на первые входы блока сравнения 6, на вторые входы которого поступает информация с контролируемого изделия 1. В случае несравнения этих информаций блок 6 вырабатывает сигнал, который, поступая на триггер 24 блока 7, блокирует элемент

И 25 для прохождения тактовых импульсов с генератора 26 и этим фиксирует номер теста, на котором проиэо- 15 шел отказ. Если несравнения не происходит, следует выполнение очередной команды ПРОВЕРКА, т.е. реализация текущего элементарного теста (фиг. 4 ). 20

После выполнения всех команд

ПРОВЕРКА узел постоянной памяти выдает команду КОНЕЦ, которая выделяется в блоке 3 и осуществляет останов. 25

Работа блока 8 согласующих регистров поясняет схему узла согласующих резисторов (фиг. 2), где показан один канал. Обц|ее.число каналов соот-. ветствует числу внешних выводов про- 30 веряемого узла. Каждый канал содержит m последовательно включенных ре-. зисторов 11. Номинал каждого последующего резистора в два раза выше предыдущего так если R„< - 1 Ом х Ъ то R<< - 2 Ом, К 4 Ом, 2М-1 О т

Выбор числа определяется точностью установки номиналов согласующих сопротивлений в требуемом диапазоне их изменения.

Каждый иэ резисторов 11 запараллелен с нормально замкнутой контактной группой 13 реле 12, при этом сопротивление резистора равно нулю.

Если контактная группа какого-нибудь 45 реле 12 разомкнута, то сопротивление соответствующего резистора 11 полностью входит в общее согласующее сопротивление данного канала блока 8.

Номиналы согласующих резисторов 50

11 записаны в двоичном коде на регистрах д, построенных íà D-триггерах 18. В результате, в зависимости от кода, общее согласующее сопротивление канала равно 55 и при разомкнутой контактной группе 13 (информация на соответствующем D-триггере регистра 9 равна единице) .

Реле 14 и 16 определяют подключение согласующих резисторов 11..управление этими реле осуществляют D-триггеры регистра 10 через усилители 19 и 20. В случае, когда реле 14 возбуждено (информация на первом 0-триггере 22 равна единице), согласующее сопротивление включено последовательно между блоком 5 и проверяемым уз-. лом 1. В случае, когда реле 14 не возбуждено, согласующее сопротивление подключается параллельно выводам проверяемого узла 1, Реле 16 через контактную группу 17 подключает согласующее сопротивление к Плюсу или минусу шины питания.

Резисторы 11, являющиеся согласующими сопротивлениями между выхода. ми устройства контроля и входами проверяемого узла, могут выполнять роль нагрузочных сопротивлений, если они установлены на выходах проверяемого узла. Это обстоятельство позволяет совместить операции согласования и установки нагрузок на одной и той же аппаратуре.

Таким образом, введение блока 8; блоков регистров 9 и 10 позволяет включать последовательно между выходом устройства контроля и входом проверяемого цифрового узла 1 или параллельно выводам этого узла относительно плюса и минуса питания резисторы 11 заданного номинала, что обеспечивает уменьшение помех при контроле и повышает его достоверность.

Формула изобретения

1, Устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, блок сравнения, регистр настройки, коммутатор, блок управления, причем первая группа выходов блока ввода соединена с группой информационных входов регистра настройки, с группой информационных входов блока памяти, группа управляющих входов которого соединена с первой группой выходов блока управления, группа входов которого соединена с второй группой выходов бл ка ввода, вход которого соединен с выходом блока управления, вход которого соединен с выходом блока сравнения, первая груп.а входов которого соединена с выводами проверяемого узла, вторая группа входов блока сравнения соединена с выходами блока памяти и с информационными входами коммутатора, управляющие входы которого

1003090

50 соединены с выходами регистра настройки, управляющий вход которого соединен с первым выходом второй группы выходов блока управления, о т— л и ч а ю щ е е с я тем, что, с целью увеличения функциональных воэможностей эа счет обеспечения воэможности согласования выводов проверяемого узла, в устройство введен блок согласующих резисторов, первый и второй блоки регистров, каждый из которых содержит и, регистров (где

n — число выводов проверяемого узла), причем выходы коммутатора соединены с информационными входами блока согласующих резисторов, первая 15 группа управляющих входов которого соединена с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с груп- gg пой информационных входов второго блока регистров, выходы которого соединенй с второй группой управляющих входов блока согласующих резисторов, выходы которого соединены с выводами проверяемого узла, управляющий вход второго блока регистров соединен с вторым выходом второй группы вЫходов блока управления, управляющий вход второго блокарегистров соединен с третьим выходом второй группы выходов блока управления.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок согласующих резисторов содержит и узлов согласующих резисторов, информационные входы блока согласующих резисторов соединены соответственно с информационными входами узлов согласующих резисторов, первая и вторая4О группы управляющих входов которых соединены соответственно с первой и второй группой управляющих входов блока согласующих резисторов °

3. Устройство по пп. 1 и 2, о т- 45 .л и ч а ю щ е е с я тем, что узел согласующих резисторов содержит m резисторов, соединенных последовательно (где m — число управляющих входов первой группы управляющих входов узла), (m+3) переключателей, (m+2) усилителей, причем первая группа управляющих входов узла соединена соответственно с входами m уси:-ителей, выходы которых соединены соответственно с управляющими входами

m переключателей, выходы которых соединены с выходами резисторов, инфор» мационные входы переключателей соединены соответственно с входами резисторов, вход первого резистора соединен с информационным входом узла, с первым выходом (m+1) -го переключателя, второй выход которого соединен с выходом m-ro переключателя, с выходом (m+2)-го переключателя, информационный вход которого соединен с информационным входом (m+3) -ro переключателя, выходы (m+3)-го переключателя соединены соответственно с первой и второй шинами электропитания узла, управляющие входы (m+1)-ro и (m+2)-го переключателей соединены с выходами (m+1)-го усилителя, управляющий вход (m+3)-ro переключателя соединен с выходом (m+2) -го усилител.s, входы (m+1 )-го и (m+2)-го усилителей являются соответственно первым и вторым входами второй группы управляющих входов узла.

4. Устройство по п. 1, о т .л ч а ю щ е е с я тем, что блок управления содержит генератор импульсов элемент Й, триггер, узел постОянной памяти, причем выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом триггера, нулевой вход которого является вторым входом блока, единичный вход триггера соединен с выходом переключателя, вход которого соединен с шиной нулевого потенциала блока, выход элемента И является выходом блока, первая группа выходов которого соединена с первой группой выходов узла постоянной памяти, вторая группа выходов которого соединена с" второй группой выходов блока, группа входов которого соединена с группой входов блока постоянной памяти °

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 598082, кл. С 06 F 11/04, 1975.

2. Авторское свидетельство СССР

9 498619, кл. С 06 F 11/00, 1974 (прототип).

1003090

1003090

1003090

i nA

8О4СУ

Составитель Н. Торопова

Редактор Н.. Джуган Техред A.Áàáèíåö Корректор Л. Бокшан. Закаэ 1568/33 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раунская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4