Устройство для вычисления квадратного корня

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два регистра, два коммутатора, схему сравнения, блок сдвига, блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвиге , выход схемы сравнения соединен с первым Ьходомбпока скнхронизации, второй вход сумматора - с выходом пер;вого коммутатора, пе1юый йнформацион- :ный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым информационным входом второго KOMMyTaTopia, выход которого соединен с информационным входом блока сдвига, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым управляющим ;Входом первого коммутатора, третий выход блока синхронизации соединен с первым управляющим входом второго коммутатора, отличающееся тем, что, с целью гпрощения, оно содержит третий коммутатор, информационный .вход которого соединен с выходом сумматора , первый и второй выходы третьего коммутатора соединены с инфор 1а1исшными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно аргумента и константы устройства, выхо ды первого и второго .регистров соединены соответственно с первым и вторым входами схемы сравнения, вторые, информ мационные входы первого и второго комi мутаторов соединены соответственно с выходами второго и первого регистр, первый управляющий вход третьего коммутатора соединен с вторым выходом блока синхронизации, четвертый выход которого соединён с вторыми управляющими входами первого и третьего комму-i та торов, управляющие входы первого и. второго регистров соединены соотэетствеяно с пятым и щестым выходами ка синхронизации, седьмой выход кото рого соединен с вторым управляющим о входом второго коммутатора, вход заОР :пуска блока синхронизации соединен с входом стартового импульса , ройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„SU„„1007103

Э(50 С-06 F 7/. с) ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЙ.»:: —.:.—., К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21 ) 3278749/18-24 (22) 21.04.81 (46) 23.03.83. Бюл. М 11 (72) А, М. Оранский, А. Л. Рейхенб pr и С. H. Ф (56) l. Теория и применение математических машин, Минск,изд-во БГУ,1 972,. с. 163.

2. Авторское свицетельство СССР

М 732863, кл. С 06 F 7/552, 1978 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИС« ЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее цва регистра, два коммутатора, схему сравнения, блок сдвига, блок синхронизации и сумматор, первый вхоц которого соецинен с выхоцом блока сцвига, выхоц схемы сравнения соецииен с первым входомблока синхронизации, второй вхоц сумматора -.c выхоцом пер»

:вого коммутатора, первый информацион« ный вхоц которого соединен с выхоцом первого регистра, выхоц sroporo регист ° ра соецинен с первым информационным вхоцом второго коммутатора, выхоц ко» торого соединен с информационным входом блока сдвига, управляющий вхоц которого соединен с первым выходом блока синхронизации, второй выход кото рого соецинен с первым управляющим . входом первого коммутатора, третий выхоц блока синхронизации соединен с первым управляющим вхоцом второго коммутатора, î r л и ч а ю щ е е с я тем, что, с целью, упрощения, оно содержит третий коммутатор, информационный ахоп которого соединен с выхоцом сум» матора, первый и второй выхоцы третьего коммутатора соединены с информа ио ными вхоцами соответственно первого и второго регистров, вхоцы записи которых соецинены с входами соответственно аргумента и константы устройства, выхо цы первого и второго регистров соедине ны соответственно с первым и вторым входами схемы сравнения, вторые, информационные вхоцы первого и второго коммутаторов соединены соответственно с выходами второго и первого регистров> первый управляющий вхоц третьего коммутатора соединен с вторым выходом. блока синхронизации, четвертый выход которого соединен с вторыми управляю . .шими вхоцами первого и третьего комму таторов,- управляющие входы первого и. второго регистров соединены соответст-. венно с пятым и шестым выходами блока синхронизации, сецьмой выход кото рого соединен с вторым управляющим входом второго коммутатора, вход- ае . пуска блока синхронизации соединен с входом стартового импульса усч ройства.

7 LO3 2

1 Лоо

Изобретение относится к вычислитель ной технике и может быть использовано для аппаратной реализации операции вычисления квадрагного корня в двоичной системе в форме с фиксированной запятой в вычислительных и управляющих системах и устройствах авгомагики, телемеханики и вычислительной техники.

Известен вычислитель квадратного корня, содержащий однозарядные двоичные сумматоры на два и на три входа, три регистра, устройства формирования при« ращений ía одностороннем запоминающем усгройсгве, блок анализа знака и блок управления P1 ) .

Недосгагком вычислителя является

его сложность, Наиболее близким по гехнической сущности к предлагаемому является устройство для извлечения квадрагного кор- 26 ня, содержащее два сумматора, регистры, блок сдвига, два коммутатора, схему сравнения, блок задания знака и блок управления, причем выход блока анализа разности соединен с блоком управления, 2 выход первого регистра через первый коммутатор соединен с первым входом первого сумматора, выход второго регистра соединен через второй коммуга гор и блок сдвига с вторым входом пер 3 вого сумматора, первый выход блока управления соединен с блоком сдвига, второй и третий выходы - с вторыми входами первого и второго коммутаторов соответственно (2 ) .

Недостатком этого устройства является его сложность, гак.как аппаратурные затраты на его реализацию составляют два cyMMaropa (причем один из них по сложности эквивалентен трем суммато- 46 рам с двумя входами каждый), шесть регистров, два коммутатора, два погических блока и блок управления, причем в последний входит блок памяти. Следует отметить, что повышение быстродейсз вия известного устройства путем пропуска итераций с большим весом для аргументов с малыми числовыми значениями возможно только для значений, составляющих до 30% всех. чисел. Быстродействие для остальных 70% чисел равно в тактах для последовательных сумматоров

19

ll(A+1 )

2 2 а для параллельных сумматоров равно в TaxrBx Т =3

Целью настоящего изобретения является сокращение аппарагурных затрат.

Поставленная цель цосгигаегся тем, что устройство,.содержащее два регисгра схему сравнения, блок сдвига блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвига, выход схемы сравнения соединен с первым входом блока синхронизации, второй вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым ян» формационным входом второго коммута» тора, выход которого соединен с инфбрмационным входом блока сдвига, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым управляющим входом первого коммутатора, третий выход блока синхронизации соединен с первым управляющим входом второго коммутатора, содержит третий коммутатор, информационный вход которого соединен с выходом сумматора, первый и второй выходы третьего коммутатора соединены с информапионными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно аргумента и константы устройства, выходы первого и второго регистров соединены соответственно с первым и агорым входами схемы сравнения, вторые информационные входы первого и второго коммутаторов соединены соогветсг венно с выходами второго и первого регистров, первый управляющий вход третьего коммутатора соединен с вторым выходом блока синхронизации, четвертый выход которого соединен с вторыми управляющими входами первого и третьего коммутаторов, управляющие входы первого и второго регистров соединенысоогветственно с пятым и шестым выходами блока синхронизации, седьмой ,выход которого соединен с вторым упправляюшим входом второго «оммутатора, вход запуска блока синхронизации соединен с входом стартового импульса устройства.

На чертеже приведена структурная схема устройства для вычисления квадратного корня.

Устройство для вычисления квадратного корня содержит сумматор 1, регистры 2 и 3, блок 4 сдвига, схему 5 сравнения, коммутаторы 6-8, блок 9 синхронизации, входы 10 и 11 регистров, 3 1007 вхоц 12 запуска блока синхронизации, выходы 13 и 14 устройства.

Вычисление квадратного корня в цанном устройстве осуществляется по слецующему алгоритму из системы разностных рекуррентных соотношений в интерационном процессе — 2. =2 +g.2 2 (! Z — « ГК.

О 2 j+w п о

Х =Х r )(=Х +с .Х 2 у Х -« ГХ

О )И j ) j tl

1 при 7.-4XЧ =

О при Z> )X> где j= О,и. «порядковый номер итерации; и - число разряцов кода аргумента Х и с ° — прямой и обратный код:

1 . 5 сигнала сравнения значений и Х, 1

-()+ )) > - коэффициент ! коррекции ре =0 зульта та.

Вычисление квацратного корня в устройстве осуществляется слецуюшим образом.

Первоначально в регистр 2 заносится значение константы 1/К равное на2

Э пример, 0,4195248, в регистр 3 заносится значение аргумента Х. На вхоц 12 поцается стартовый импульс, по которому произвоцится сравнение значений Zg и Хp в регистрах 2 и 3 соответственно и запускается генератор тактовых импуль-. сов в блоке 9 синхронизации. По результатам сравнения значений 2О .и Хр (по

3$ значению цифры с, ) в блоке 9 синхронизации производится формирование управляющих сигналов с второго, третьего, четвертого и сецьмого выхоцов. Например, о при с,о=1 значен. е 7 о через коммутатор 7 переписывается в блок 4 сцвига и сдвигается на оцин разряц тактовым ! им ул ом сдвига с первого входа блока! затем сдвинутое значение 2О с выхода блока 4 сдвига и значение 2 > с выхоца регистра 2 при помощи импульсов процвижения с первого и пятого выхоцов блока синхронизации заносятся в оцнозаряцный сумматор 1. Результаты суммирования с выхода сумматора 1 через коммутатор 6 заносятся млацшими разряцами вперец в освобожцающиеся при продвижении старшие разряды регистра 2 и сдвигаются к его началу.

В конце первой итерации в регистре 2 записано значение Z В регистре 3 остается значение Хр. В конце итерации опрецеляется значение цифры с, 103 4 цля слецуюшей итерации. Если g 1, то вышеописанный процесс повторяется.

Если с < — -О, то значен. е Z < остается в регистре 2, значение Х =Х записывается через коммутатор 7 в блок 4 сцвига, гце производится его сцвиг йа цва разряда. 3areM значения из блока 4 сдвига и регистра 3 процвигаются в сумматор 1, результаты итерации с выхоца последнего записываются через коммутатор 8 младшими разряцами вперед в освобождающиеся при продвижении старшие разряды регистра 3 и сдвигаются к его началу. В конце второй итерации в регистре 3 записано значение Х>, а в регистре 2 записано значение2 =2. цикл вычисления состоит изп итераций, каждая из которых выполняется за и тактов, поскольку в итерации выполняется только Оцно сложение и один сдвиг.

В послецней h -й итерации в регистрах 2 и 3 соцержится значение квадрат ного корня из зацанного аргумента Х.

В общем случае погрешность вычисления определяется цлиной разряцной сетKH и при ввецении п дополнительных защитных разрядов всегда меньше единицы последнего млацшего разряда и, гце m= — ) QoQ u t число цопОлнительных за» шитных разрядов регистров, блока сдвига и сумматора цля компенсации погреш- . ности усечения чисел при их сцвиге за пределы разрядной сетки.

Время вычисления квадратного корня в данном устройстве цля послецователь ного принципа вычисления (с послецовательным оцноэаряцным сумматором) равно в тактах щ+ (и ")

Время вычисления квадратного корня в данном устройстве цля параллельного принципа вычисления (с параллельным сумматором и матричным сцвигателем) равнО в тактах Т=20.

По сравнению с известным предлагаемое устройство значительно проще, поскольку для реализации известного устройства требуется цва сумматора (один из которых является четырехвходовым, что эквивалентно трем двухвхоцовым сумматорам), шесть регистров, цва коммутатора, цва логических блока и блок управления, в который вхоцит блок памяти. Для реализации данного устройсгва требуется один цвухвхоцовый сумматор, два регистра, цва коммутагора, один логический блок и простой

Составитель А. Зорин

Рецактор Т. Кугрышева Техред E. Харитончик Корректор 10.Макаренко Заказ 2140/72 Тираж 704 Поцписное

ВНИИПИ Государственного комитета СССР по целам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., ц. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

5 l0O7 блок синхронизации без блока памяти.

Таким образом, предлагаемое уст-. ройство содержит на семь блЬков меньше, не учитывая сложнос-ть четырехвходового сумматора (с учетом послецнего на цевять блоков), т.е. более чем в цва

03 4 раза. Это не только упрошает структуру устройства и повышает его надежность, но и уменьшает стоимость, а также повышает однородность и регулярность структуры, что облегчает реализацию в интегральном исполнении.