Устройство для контроля логических схем

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ, содержащее первый регистр, первый входкоторого соединен с первым входом устройства, второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов , третий вход устройства соединен с первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединен с первым входом первой памяти, выход которой соединен с входом первого коммутатора , первый выход которого через, преобразователь параллельного кода в последовательный соединен с первым -входом генератора знаков, второй выход первого коммутатора соединен с первым входом блока формирования временной диаграммы, выход которого соединен с первым входом второго коммутатора , регистр режима, выход которого соединен с первым входом первого дешифратора, второй вход которого через блок задержки соединен с вторым выходом блока синхронизации , третий выход которого соединен с первым входом первого счетчика , второй вход которого и первый вход первого элемен-та ИЛИ соединены .с первым выходом перв.ого дешифратора, второй выход которого соединен с вторым входом первого элемента ИЛИ, .выход которого соединен с вторым входом первой памяти, распределитель, выход которого соединен с вторыми входами генератора знаков и блока выработки временной диаграмкы, третий выход первого дешифратора соединен с первым входом второго дешифратора , первый выход которого соединен с первым входом блока сравнения , второй выход второго дешифратора соединен с первым входом третьего коммутатора, второй вход которого соединен с первым выходом блока ввода , второй выход которого соединен с первым входом второй памяти,- блок индикации, отличающееся . тем, что, с целью повышения коэфW . фициента использования оборудования,, в него введены три компаратора, коммутатор , делитель частоты, два счет-. ,чика, регистр, триггер, два узла 5 элементов ИЛИ, Узел элементов И, три .элемента И, причем, выход первого регистра через первый компаратор соединен с входом блока задержки, .четвертый выход блока синхррниэации и второй выход первого дешифратора через второй счетчик соедиСА нены с входом первого узла элементов ИЛИ, через который выход перво UD го счетчика соединен с третьим входом первой памяти, выход которой соединен с вторым входом блока сравнения , выход которого через первый элемент И соединен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединен с входом блока индикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соедияен с вторым входом узла элементов И, третий выход первого дешифратора соединен с входом первого элемента И, четвертый выход

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(51) G 06 F 11 /00

ГОСУДАРС (61) 744580 (21) .3303728/18-24 ,(22) 29.04.81 (46) 23 04.83. Бюл. 9 15 (72) М.В.Дракова, В.И.Киселев, М.И.Королев, A.П.Русаков и A.Ä.Хайдаров (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 744580, кл. 6 06 F 11/00, 1978.

2. Авторское свидетельство СССР

Ю746529, кл . G 06 F 11/00, 1978 (прототип). (54)(57) УСТРОИСТВО ДЛЯ КОНТРОЛЯ

ЛОГИЧЕСКИХ СХЕМ, содержащее первый регистр, первый вход. которого сое-. динен с первым входом устройства, второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов, третий вход устройства соединен с .первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединен с первым входом первой памяти, выход которой соединен с входом первого коммутатора, первый выход которого через преобразователь параллельного кода в последовательный соединен с первым - входом генератора знаков, второй выход первого коммутатора соединен с первым входом блока формирования временной диаграммы, выход которого соединен с первым входом второго коммутатора, регистр режима, выход которого соединен с первым входом первого дешифратора, второй вход которого через блок задержки соединен с вторым выходом блока синхро- низации, третий выход которого соединен. с первым входом первого счетчика, второй вход которого и первый вход первого элемента ИЛИ соединены .с первым выходом первого дешифратора, второй выход которого соединен с

„„SU„„10.13956 А вторым входом первого элемента ИЛИ, ..выход которого соединен с вторым входом первой памяти, распределитель, выход которого соединен с вторыми входами генератора знаков и блока вы. работки временной диаграммы, третий выход первого дешифратора соединен с первым входом второго дешифратора, первый выход которого соединен с первым входом блока сравнения, второй выход второго дешифратора соединен с первым входом третьего коммутатора, второй вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второй памяти,. блок индикации, о т л и ч а.ю щ е е с я, Q тем, что, с целью повышения коэффициента использования оборудования, Q) в него .введены три компаратора, ком- . фююв мутатор, делитель частоты, два счет- % ,чика, регистр, триггер, два узла элементов ИЛИ, узел элементов И, три g элемента И, причем, выход первого регистра черЕз первый кОмпаратор соединен с входом блока задержки, tao& .четвертый выход блока синхрониза.:ции и второй выход первого дешифратора через второй счетчик соеди- Ь нены с входом первого узла элементов ИЛИ, через который выход первого счетчика соединен с третьим вхо- (© дом первой памяти, выход которой соединен с вторым входом блока срав нения, выход которого через первый CO элемент И соединен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединен с входом блока индикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соединен с вторым входом узла элементов И, третий выход первого дешифратора соединен с входом первого элемента И, четвертый выход

1013956 первого дешифратора соединен с тре-. тьим входом второго коммутатора, пятый выход блока синхронизации соединен с входом делителя частоты, первый выход которого через распределитель соединен с входом второго узла элементов ИЛИ, второй и третий выходы делителя частоты соединены с вторым входбм второго регистра и третьим входом третьего коммутатора, выходы которого соединены с входами второго и третьего элементов И и третьего счетчика, третий выход второго дешифратора соединен с входом второго компаратора и через второйэлемент И вЂ” с входом четвертого коммутатора, первый выход которого через второй компаратор соединен с первым выходом устройства, четвертый

Изобретение относится к вычислительной технике и может быть использовано для поиска неисправностей цифровых вычислительных узлов.

Известно устройство для контроля 5 логических схем, содержащее регистр, цифровой компаратор, блок задержки, блоки управления, блок памяти, блок индикации, блок синхронизации, генератор импульсов, преобразователь кодов, блок выработки временной диаграммы, блок выработки знаковой информации 1 j.

Недостатком этого устройства является невозможность сравнения эталонных данных с действительными сигналами исследуемого объекта.

Наиболее близким к предлагаемому является устройство, содержащее регистр, блок синхронизации, генератор тактовых импульсов, блок ввода две памяти, три коммутатора, блок формирования временной диаграммы, регистр режимов, два дешифратора, блок задержки, счетчик, элемент ИЛИ, распределитель, блок сравнения, блок ин.дикации, преобразователь кодов,-ге-, . нератор знаков (2).

Недостатком известного устройст. ва является то, что оно предназначено для контроля и диагностики только устройства в целом, в его рабочем режиме. Контроль и диагностика отдельных, автономных, типовых элементов заменИ (ТЭЭ), узлов и. 35 блоков невозможны без использования дополнительных приборов. Под автономными понимаются ТЭЗ, вынесенные.(отдельные, изолированные) за пределы системы и работающие только в комплексе с .другими ТЭ или

\ 40 выход второго дешифратора через третий счетчик соединен с вторым входом второй памяти и вторым входом второго дешифратора, пятый выход которого соединен с вторым входом блока ввода, третий выход которого соединен с первым входом триггера, выход которого соединен с третьим входом второй памяти и через третий элемент И - с четвертым входом второй памяти, выход которой соединен с входом третьего компаратора, второй выход четвертого коммутатора через третий компаратор соединен с вторым выходом устройства, шестой выход второго дешифратора соединен с вторым входом триггера, выход второй памяти соединен с третьим входом блока сравнения. самостоятельно под управлением программного обеспечения, а также узлы и блоки, которые Конструктивно могут быть отделены от ЭВМ в процессе изготовления, профилактики или ремонта. Кроме того, устройство не позволяет налаживать отдельные готовые узлы и блоки вновь разрабатываемых цифровых схем до тех пор, пока не будут закончены все узлы и блоки, входящие в разрабатываемое устройство, а также не отлажено его программное обеспечение. Эти недостатки требуют больших затрат времени на поиск неисправностей, а следовательно больших затрат на этапе контроля и диагностики цифровых схем.

Целью изобретения является повышение коэффициента использования оборудования.

Для достижения поставленной цели в устройство для контроля логических схем, содержащее первый регистр, первйй вход которого соединен с первым входом устройства, второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов, третий вход устройства соединен с первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединен с первым входом первой памяти,. выход которой соединен с входом первого коммутатора, первый выход которого через преобразователь параллельного кода в последовательный соединен с первым входом генератора знаков, вто1013956 рой выход первого коммутатора соединен с первым входом блока формирования временной диаграммы, выход которого соединен с первым входом второго коммутатора, регистр режи-. ма, выход которого -соединен с первым входом первого дешифратора, второй вход которого через блок задержки соединен с вторым выходом блока синхронизации, третий выход которого соединен с первым входом первого счетчика, второй вход. которого и первый вход первого элемента ИЛИ соединены с первым выходом первого дешифратора, второй выход ico oporo соединен с вторым входом пер вого элемента ИЛИ, выход которого соединен с вторым входом первой памяти, распределитель, выход которого соединен с вторыми входами генератора знаков и блока выработки временной диаграьюи, третий выход первого дешифратора соединен с первым входом второго дешифратора, первый выход которого соединен с йервым входом блока сравнения, второй выход второго дешифратора соединен с первым входом третьегб коммутатора, второй вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второй памяти, блок индикации, введены три компаратора, коммутатор, делитель частоты, два.счетчика, регистр, триггер, два узла элементов ИЛИ, узел элементов И, три элемента И, причем, выход первого регистра через первый компаратор сое. динен с входом блока задержки, четвертый выход блока синхронизации и второй выход первого дешифратора через второй счетчик соединены с входом первого узла элементов ИЛИ, через который выход первого счетчика соединен с третьим входом первой. памяти, выход которой соединен с вторым входом блока сравнения, выход которого через первый элемент И сое:динен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединен с входом блока индикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соединен с вторым входом узла элементов И, третий выход первого дешифра. тора соединен с входом первого элемента И, четвертый выход первого дешифратора соединен с третьим входом второго коммутатора, пятый выход блока синхронизации соединен с -входом делителя частоты, первый выход которого через распределитель сое-динен с входом второго узла элементов ИЛИ, второй и третий выходы делителя частоты соединены с вторым входом второго регистра и третьим входом третьего коммутатора, выходы которого соединены с входами второго и третьего элементов И и третьего счетчика, третий выход второго дешифратора соединен с входом второго компаратора и через второй элемент И - с входом четвертого коммутатора, первый выход которого через второй компаратор сое10 динен с первым выходом устройства, четвертый выход второго дешифратора через третий счетчик соединен с втор м входом второй памяти и вторым входом второго дешифратора, пятый

15 выход которого соединен с вторым входом блока ввода, третий выход которого соединен с первым входом триггера, выход которого соединен с третьим входом второй памяти и через третий элемент И вЂ” с четвертым входом второй памяти, выход .которой соединен с входом третьего компаратора, второй выход четвертого коммутатора через третий компаратор соединен с вторым выходом устройства, шестой выход второго дешифратора соединен с вторым входом триггера, выход второй памяти соединен с третьим входом блока сравнения.

На чертеже приведена структурная схема устройства.

Устройство для контроля логических схем содержит регистры 1 и 2, блок 3 ввода, генератор 4 тактовых импульсов, блок 5 синхронизации, компараторы 6-8, блок 9 задержки, памяти 10 и 11, блок 12 индикации, блок 13 сравнения, регистр 14 режима, дешифраторы 15 и 16, генератор 17 знаков, блок 18 формирования вре40 менной диаграммы, коммутаторы 19-22,. счетчики 23-25, распределитель 26, делитель 27 частоты, преобразователь 28 параллельного кода в последовательный,,узлы 29 и 30 элемен45 тов ИЛИ, узел 31 элементов 4, элементы И 32-34, триггер 35, элемент

ИЛИ Зб.

Устройство для контроля логических схем работает в четырех режимах сле50 дуюшим o6pct3oM

Первый режим работы — анализ логических состояний.

В этом режиме при каждом постро-. ении синхроимпульса в.первом регистре 1 происходит запоминание логических состояний входов объекта.

Набранный на клавиатуре код режима работы устройства запоминается в регистре 14. С выхода дешифратора 15 выдается команда "Запись информации

60 с исследуемого объекта", поступающая на входы счетчика 23 и элемента

ИЛИ 36, на выходе которого формируется команда "Запись". С выхода счетчика 23 через узел 29 адреса sa65 писи поступают в память 10, куда подается полный телевизионный сигнал с замешанной информацией.

Второй режим работы — анализ логических временных диаграмм.

В этом режиме работы устройство для контроля логических схем синхронизируется не внешними сигналами, а внутренним генератором 4, частота которого выбирается на несколько порядков выше, чем частота, циркулирующая на входных шинах устройства. При каждом импульсе генератора 4 происходит запоминание логических состояний входов в цифровой форме, вначале в регистре 1, а затем - в первой памяти 10, после заполнения которой происходит обработка информации, т.е. преобразование и выдача на монитор для отображения в виде временных диаграмм. Частота генератора выбирается порядка 100 мГц, Это дает возможность измерять временные интервалы с точностью 10 нс.

Третий режим работы — генерация входных воздействий.

По поступлении команды ""Ввод" с дешифратора 15 на дешифратор 16

cего выхода на вход блока 3 подается сигнал "Ввод", по которому он начинает принимать информацию.

С выхода дешифратора 16 на триггер 35 подается сигнал установа,под воздействием которого триггер 35 взводится и с его выхода на память 16 и элемент И 23 поступает сигнал разрешения записи. С дешифратора 16 на счетчик 25 поступает сигнал разрешения счета, С дешифратора 16 на коммутатор 21 поступает сигнал, по которому он подает частоту синхронизации ввода, поступающую с блока 3 на счетчик 25 и элемент И 34. На каждый этап синхронизации, поступающий синхронно с вводимой информацией, с элемента И 34 выдается сигнал записи, поступающий на память

11, а счетчик 25 вырабатывает следующий адрес, по которому запишется следующая информация, и выдает ее на память 11. По сигналу ""Конец ввода", поступающего из блока 3 на триггер 35, он сбрасывается и снимает сигнал разрешения записи. Запись прекращается и память 11 переходит в режим хранения.

Для генерации входных воздействий с дешифратора 15 выдается команда

"Генерация". С дешифратора 16 выдается команда включения на компаратор

7 и на элемент 33. С дешифратора 16 на счетчик 25 выдается сигнал разрешения счета, а на коммутатор 21 сигнал, под воздействием которого частота генерации, поступающая с делителя 27, подается на элемент

И 33 и на счетчик 25. На каждый такт частоты генерации с элемента И 33 через коммутатор 22 и компаратор 7

45. также приходит команда "Запись" с элемента ИЛИ 36, и данные регистра 1 переписываются в память 10.

При отладке программ часто возникает необходимость контролировать массив данных в районе какого-либо ключевого слова. В этом случае оператором заносится требуемое слово в компаратор 6. Когда входное слово .из массива входных данных сравнивается с ключевым словом, управление передается через дешифратор 15 в блок 12.таким образом, что если требуется контролировать данные, предшествующие ключевому слову, то происходит прекращение процесса 15 непрерывной записи в память 10 и устройство переходит в режим отображения информации, а если требуется массив данных, последующих ключевому слову, то сигнал из компаратора 6 дает разрешение записи в память 10 до ее заполнения, после чего информация отображается. При этом оператор может задержать сбор данных на определенное число периодов синхросигнала.

В этом случае оператор заносит в блок 9 требуемую величину задержки. После прихода сигнала сравнения из компаратора 6 в блок 9 за-, пускается счетчик синхроимпульсов (на чертеже не показан), и как только счетчик сосчитает требуемое число импульсов, управление передается дешифратору 15.

После заполнения памяти 10 данными начинается процесс обработки. информации для отображения. При этом с дешифратора 15 команда "Считывание" информации по строкам" поступает на .счетчик 23 и элемент ИЛИ 36, а команда "Считывание информации по 40 столбцам" — на счетчик 24 и элемент

ИЛИ 36. На элементе ИЛИ 36 формирует ся команда "Считывание", на выходе узла 29 — адреса считывания. С выходов блока 5 поступают сигналы на счетные входы счетчиков 23 и 24 и на вход делителя .27. Информация, считанная из памяти 10,подается через первый коммутатЬр 19 в преобра" зователь 28 в форме, удобной для работы блоков l7 и 18, откуда коды подаются на коммутатор 20. С него по команде "Выборка временной диаграммы" или Выборка знаковой информации", приходящей с дешифратора 15, коды выдаются йа регистр 2.

В него же с выхода делителя 27 пода ются частоты записи или сдвига кодов. Через узел 31 информация поступает на вход узла 30, куда также приходит полный телевизионный сиг- . 60 нал с выхода распределителя 26, что обеспечивает блок 12 всеми сигналами синхронизации, необходимыми для работы телевизионного монитора.

С выхода узМа 30 йа вход блока 12 Я

1013956 выдается импульс синхронизации на выход устройства, а со счетчика 25

1 выдается адрес., по которому выбираются данные из памяти 11.

Шестнадцатиразрядные слова воздействий из памяти 11 подаются через компаратор 8 на выход устройства.

Для проверки исследуемых объектов на их рабочей частоте в устройстве предусмотрена возможность изменениячастоты генерации входных воздействий путем изменения частоты содержимого памяти.

Четвертый режим работы — режим сравнения.

B этом режиме устройство для 15 контроля логических схем подключается к источнику тестовой информации и к входам исследуемого объекта. Тестовая программа указанным способом вводится в память 11. После этого с дешифратора-15 на дешифратор 16 выдается команда "Генерация", а в намять 10 — сигнал о записи информации, поступающей от исследуемого объекта. По команде "Генерация" начинается генерация последовательностей входных воздействий на исследуемый объект. Реакция исследуемого . объекта на входные воздействия с контролируемых точек исследуемого объекта заносится в регистр 1, откуда переписывается в память 10. После заполнения памяти 10 данными начинается процесс обработки,.информации. для отображения в режиме сравнения.

Информация, считываеМая из памяти 10, З5 . через коммутатор 19 и преобразователь

28 передается в блок 13 или генератор 14. Информация, считываемая из памяти 10, также передается в блок 13.

Для проверки информации от иссле- 40 дуемого объекта необходимо срав.нить ее с эталонными данными, ко-, торые вводятся в память 11 аналогично вводу тестовой информации.

Для того, чтобы обнаружить несовпадение. эталонных даннйх с фактической реакцией объекта на входные воздействия в блоке 13 происходит сравнение содержимого памяти

10 и памяти 11. При считывании эталонных данных с дешифратора 15 поступает команда "Сравнение" на дешифратор 16, под воздействием которой подается сигнал на сравнение информации в блок 13. Выдается сигна.- разрешения счета на счетчик 25, коммутатор 21 выдает сигнал, под воздействием которого частота.для синхронного считывания памяти 10 и памяти 11 поступает с делителя 27 на коммутатор 21 и на счетчик 25, который выдает адреса считывания информации на память 11 ° В блоке 13 вырабатывается сигнал несовпадения эталонной информации и записанной с объекта. При сигнале несовпадения на элементе И 32 производится индикация ошибки- с дешифратора 15, которая подается на узел 31; информация с регистра 2 подается че-. рез узел 31 на узел 30 с прерываниями, которые и определяют мерцание ошибочной информации на экране бло-ка 12.

Индикация ошибки устраняет не-. обходимость просмотра всей информации, выведенной на экран, что на50-603 сокращает время отладки цифровых схем; при этом снижаются:требования к квалифнкации настройщиков.

Использование изобретения позволит уменьшить номенклатуру контрольнодиагностической аппаратуры, время на обработку результатов испытаний, что повышает эффективность использования контролирующей аппаратуры.

1013956

Составитель М.Дракова ,Редактор Н.Егорова Техред Т.Фанта Корректор И.Шулла

Заказ 3006/58 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и отКрытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4