Устройство для тестового контроля цифровых узлов

 

СОЮЗ СОВЕТСНИХ

ИОВНЮ

РЕСПУБЛИН

3(51) G 01 В 31/28 б.

ОПИСАНИЕ ИЗОБРЕТЕН Я

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

21) 3371447/18-2ч

° °

22) 25.12.81 (46 ) 15 05.83. Бюл. И 18 (72) А. В. Горохов, Е. И.. Николаев, Е,3. Храпко и С.В. Нюхалов (53) 681.326.7 (088.8) (56.) 1. Авторское свидетельство СССР

N 390526,;кл. G01 F 11/22, 1971.

2. Авторское свидетельство СССР

N 598082, кл. 606 Г 11/22, 1975 (прототип). (54)(57) Уст .йстВО ДЛЯ ТЕСТОВОГО

КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок индикации, блок делителей на" пряжения, соединенный первым выходом с выходом устройства, вторым выходомс общей шиной устройства, входами -. непосредственно с соответствующими выводами контролируемого цифрового узла.и с соответствующими входами блока равенства, через нормально разомкнутые контакты реле - с выходами генератора тестов, блок управления, соединенный первыми выходами с С-входами соответствующих 9-триггеров, -входы которых соединены с входом устройства, а выходы через соответствующие усилители с обмотками реле, о т л и ч а ю щ е е с я тем, что, а,SU„„101 S063 А целью расширения области применения устройства, в него введены генератор тактовых импульсов, RS-триггер, распределитель импульсов, сигнатурный анализатор, индикатор сигнату и коммутатор, соединенный выходом нереэ пороговый блок с З-входами 9-триггеров, с информационным входом сигнатурного анализатора и с первым входом блока индикации, первыми входамис соответствующими выводами контролируемого цифрового узла, вторыми входами - с соответствующими первыми входами блока управления и с вторыми входами блока индикации, соединенного третьим входом с 9-выходом R5-тригге- I ра, первый вход которого соединен с одним из выходов распределителя ймпульсов, второй вход - с входом устройства, с установочным входом сигнатурного анализатора и с первым входом распределителя импульсов, второй вход которого соединен с выходом ,генератора тактовых импульсов и с вторым входом блока управления, соединенного третьим входом с ц -выходом k&-триггера, вторым выходомс синхронизирующим входом сигнатурного анализатора, соединенного выхо- О .дами с входами индикатооа сигнатур. 4 (1

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в системе контроля,. обеспечивая расширение функциональных возможностей аппаратуры контроля.

Известно устройство тестового контроля цифровых узлов Э8И, содержащее блок памяти,.регистр тестов, формирователи выходных и входных сигналов, коммутатор, блок сравнения 11, Недостатком данного устройства является то, что входы и выходы контролируемых цифровых узлов коммутируются оператором с помощью индивидуальных таблиц, что значительно снижает быстродействие аппаратуры тестового контроля.

Наиболее близким к изобретению является устройство, содержащее блок памяти, регистр тестов, элементы сравнения, блок управления и блоки распознавания входов и выходов, состоящие из делителя, напряжения и последовательно включенных узла дифференцирования, триггера, усилителя и реле 1.2 1 .

Недостатком известного устройства является ограниченная область применения. Различные серии микросхем„ отличающиеся друг от друга коэффициентами разветвления, а следовательно и выходными сопротивления ми, не позволяют проверять цифровые узлы без перестройки делителей „ напряжения, установленных на всех входах и выходах. Перестройка делите лей требует экспериментальной подстройки потенциометра с целью получе" ния необходимой амплитуды импульса.

Эта . перация для подготовки к контролю цифрового узла с числом каналов

70-90 занимает примерно. 1,5 ч. Это условие значительно снижает эксплуата" ционные характеристики устройства, а если не прибегать к перестройке целителей, то ограничивает класс контролируемых цифровых узлов до использования в них одной серии элементов.

Без перестройки делителей напряжения неизбежно будут возникать ошибки при распознавании входов и выходов.

Ь.

Цель изобретения - расширение обпасти применения устройства.

Поставленная цель достигается .там, что в -устройство для тестового контроля цифровых узлов, содержащее блок индикации, блок делителей напряжения, соединенный первым выходом с выходом устройства, вторым выходом

806 с общей шиной устройства, входами непосредственно с соответствующими выводачи контролируемого цифрового узла и с соответствующими входами блока равенства, через нормально разомкнутые контакты реле - с выходами генератора тестов, блок управления, соединенный первыми выходами с C-входами соответствующих З-триггеров, Л-входы которых соединены с входом устройства, а выходы через соответствующие усилители " с обмот ками реле, введены генератор тактовых импульсов, RS-триггер, распреде>5 .литель импульсов, сигнатурный ана" лизатор, индикатор сигнатур и коммутатор, соединенный выходом через пороговый блок с 0-входами 0-триггеров, с информационным входом сигнатурного анализатора и с первым входом блока индикации, первыми входами - с соответствующими вывода" ми контролируемого цифрового узла, вторыми входами - с соответствующи25 ми первыми входами блока управления и с вторыми входами блока индикации, соединенного третьим входом с Q-выходом йб-триггера, первый вход которого соединен с одним из выходов распределителя импульсов, второй вход с входом устройства, с установочным входом сигнатурного. анализатора и с . первым входом распределителя импульсов, второй вход которого соединен с выходом генератора тактовых импуль35

40 сов и со вторым входом блока управления, соединенного третьим входом с (}-выходом RS-триггера, вторым выходом - c синхронизирующим входом сигнатурного анализатора, соединенного выходами с входами индикатора сигнатур.

На чертеже приведена блок-схема устройства.

Устройство для контроля цифрового узла 1 содержит блок делителей ,напряжения 2, блок равенства 3, ге нератор тестов 4, индикатор сигна50 тур 5, коммутатор 6, сумматор по мо-. дулю два 7, регистр сдвига 8, блок индикации 9, блок управления 10, пороговый. блок 11, 0-триггеры 12, усилители 13, обмотки реле 14, кон-!

55 такты реле 14, распределитель импульсов 15, генератор тактовых импульсов 16, RS-триггер 17, вход (шину) 18, выход 19, сигнатурный анализатор 20.

10

3 --101

Высокоомный делитель напряжения

2 представляет собой пару резисторов, в каждом канале подключенных между плюсом источника питания (Е„} и корпусом, Средняя точка делителя соединена со входом или выходом контролируемого цифрового узла 1, В том случае, когда делитель 2 подключен к входу цифрового узла 1, он обеспечи-. вает на нем уровень напряжения, равный 1,5 S. Когда делитель подключен к выходу, то уровень выходного сигнала не изменяется и соответствует нормированному значению логической

"1" или логического "0 . Делитель 2 обеспечивает восстановление уровня

:.открытого входа до значения 1,5 В

:в том случае, когда открытому входу

"навязан" низкий потенциал эа счет наличия логического нуля на одном иэ входов многоэмиттерного транзистора, входящего в состав интегральных микросхем,,Генератор тестов 4 представляет собой программируемое постоянное запоминающее устройство или аппаратурно/реализованный генератор псевдослучайных последовательностей. Коммутатор логических уровней 6 представляет собой ряд электронных пючей, последовательно опрашивающих с .помощью распределителя импульсов все каналы цифрово".

ro узла l. Q-выход триггера 17 подключен к управляющему входу блока индикации 9, а Q-выход того же триггера соединен с блоком управления 10.

Пороговый блока 11:состоит, например, из двух дифференциальных усилителей серии 140 УД1, входы которых подключены к источникам опорного напряжения, соответствующим допустимым уровням логических сигналов

"1" и "б". Блок управления 10 пред" ставляет собой ряд вентилей с общим входом для управления, Блок индика" ции .9 состоит из ряда вентилей с двумя общими входами управления, усилителей индикации и индикаторов логического уровня в каждом канале.

Устройство работает следующим образци.

Принцип действия устройства основан на потенциальной различимости входов и выходов интегральных микросхем с транзистор=транзисторной логикой (ТТЛ), Характерной особенностью таких схем является то, что выходы схемы всегда имеют потенциал ъ2,.Й В или 0;4 независимо от сигналов на

8063 ф входах и потенциал входов беэ подклю. чения к ним входных воздействий примерно равный 1,5 В..

При поступлении команды "Установка исходного состояния" по-шине 18 происходит обнуление распределителя импульсов 15, триггеров 12 и 17 и регистра сдвига 8..При этом коммутационные реле 1Й находятся в выключенном состоянии, что соответствует коммутации всех каналов цифрового узла 1 выходами, Выход триггера 17 Q, установлен в единичное состояние, чем обеспечивает разрешающий потенциал на управляющем входе блока yn" равления 10, Импульсы тактового генератора 16 поступают на распределитель 15 и через блок управления 10 - на вход

"Сдвиг" регистра 8. На выходах ðàñпределителя 15 последовательно появляются единичные потенциалы, правпялящие соответствующими ключами ком:мутатора Логических уровней 6, ко- . торый последовательно транслирует потенциалы, присутствующие на каналах цифрового узла 1, на вход порогового блока 11. На выходе порогового блока появляется единичный уровень при на е личин на его входе уровня 1,5 8, 1 что соотвеи твует входному каналу цифрового узла 1 В случае когда на входе порогового блока 11 присутствует потенциал Ъ 2,4 B или 0,4 В, на его выходе появляется нулевой уровень, что соответствует выходному каналу цифрового.уз" ла 1. Указанные уровни входных и выходных потенциалов присущи следующим сериям микросхем: 106, 109, 130, 133, 134, 136, 530, 533 и др.

Единичные и нулевые сигналы, появляющиеся на выходе порогового бло. ка, записываются в 0-триггеры l2 и хранятся до окончания тестирования цифрового узла 1, Запись осуществляется с помощью импульсов синхронизации, поступающих на входы С триггеров 12 Каждый импульс синхронизации поступает на соответствующий D-триггер с блока 10 управления в момент опроса соответствующего канала -цифрового узла l. C помощью усилителей 13 включаются реле

14 в тех каналах, которые являются входамн цифрового узла 1, подключая тем самым выходы генератора тестов 4 ко входам контролируемого узла l. Последовательность еди

ВНИИПИ Заказ 3538/45 Тираж 710 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

5 ниц и нулей с выхода порогового блока !1 поступает на вход сумматора 7 и, суммируясь со значениями сигналов, поступающих с последнего и одного из промежуточных разрядов регистра 8, поступает на его информационный вход, После опроса и коммутации всех каналов цифрового узла 1 в регистре 8 формируется сигнатура (двоичное число),, однозначно отображающая на индикаторе

5 коммутацию входов и выходов данного цифрового узла, что позволяет проконтролировать правильность установки его входов-выходов, Разрядность регистра 8 может быть значительно меньше числа каналов контролируемого узла 1, однако потери информации в регистре 8 не происходит так как он охвачен обратной связью, После опроса всех каналов цифрового узла импульс с последнего разряда распределителя 15 устанавлива"

1018063 . 6 ет выход Q триггера 17 в сдиничное, а Q - в нулевое сосгояние, тем самым прекращается поступление импульсов синхронизации на входы 0-триггеров 12 и поступает разрешение на блок индикации 9 логических уровней.

Таким образом, состояния 0-триггеров 12 остаются неизменными в процес се тестирования, а коммутатор логи1о ческих уровней 6, пороговый блок

11, распределитель импульсов 15 и блок индикации 9 выполняют функцию измерителя логических уровней, вырабатываемых контролируемым цифро15 вым узлом 1 и генератором тестов 4.

Таким образом, введение блоков

Ь,. 11 и 17 позволяет осуществлять оперативную перестройку устройства н- контроль новых типов цифровых y=-20 лов, т,е, практически обеспечить расширение их номенклатуры и расширение области применения устройстваа.