Устройство для контроля многовыходных цифровых узлов

 

1 .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ . МНОГОВЫХОДШХ ЦИФРОВЫХ УЗЛОВ, со дер жащее генератор тестов, сумматор поj модулю два, регистр сдвига, группу сумматоров по модулю два, группу регистров сдвига блок свертки по модулю два. Индикатор, причём первые информационные входы т-сумма-. торов по мЬ|Дулю два группы соединены с соответствующими выходами контролируемого блока, первые информационные входы п-сумматоров по МОДУЛЮ два группы соединены с соответствующими выходами генератора тестов,группа информационных входов каждого сумматора по модулю два группы соединена с соответствующими информационными выходами соответствующего регистра сдвига группы , подключениями к информационным выходам сумматоров по модулю два ГРУППЫ, установочные входы регистров сдвига группы и регистра сдви- , га подключены к первому выходу генератора тестов, выходы сумматоров , ,по модулю два группы связаны с соответствующими входами блока свертки по модулю два, выход которого соединен с первмм ин(|юрмаиионным входом сумматора по модулю два, группа ин-. формационнык входов которого подключена к соотеетствующим информационным выходам penictpa сдвига, по; люченным к выходу сумматора по модулю два, выходы регистра сдвига соединены с входами индикатора, группа вь ходов гейератр а тёсТов гюдключена к соответствующин входам контролируемого блока, отличаю щ е е с я тем, что q целью повывкэчия полноты контроля, в устрсЛство введены многоканальный логический анализатор и элемент И, при че гмрвая и вторая $ группы информационных входов многоканального логического анализатора соеда1нены соответственно с группой выходов reHejpaTopa тестов и группой выходов контрйлируемого блока, синхрониайрующ|«й вход многоканаль ного логического анализатора-связан с вторым обходом генератора тестов и. первым входом элемейта И, второй вход которого подеслючен к выходу многоканального логического эатора, выход элемента И соединен с управляющими входами всех регистров 4 . сдвига.. СП 4 2. УстрЫ ство по п. 1, о т л у ч а ю щ ё е с я тем, что :мнЬпэкайальный логический айализатор содержит входнс компаратор и группу входных компараторе, группу блоков памяти , компаратор кодов, группу переключателей , блок запуска, делитель-, счетчик, блок выборки, блок преоб-. разования последовательного кода в параллельнь1й, индикатор, элемент И-НЁ, потенциометр, причем первые /

СОЮЗ СОВЕТСКИХ

ЬЭ3 Р Ф

: РЕСПУБЛИК

ОПЙСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИД,Е П.:ЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ. И ОТКРЫТИЙ (21) 3386978/18-.24 ,(22) 05.02.82 (46) 23 05 ° 83 - Вал. И 19 (72) A:.H.Òaðañåìêî (71) донецкий ордена Трудового Красного Знамени политехническйй инсти. тут (53) 621.325(088..8) (56) 1. Авторское свидетельство СССР

N 788111, кл. 6 06 F fl/26, 1979.

2, Авторское свидетельство СССР

И 817721, кл. 6 06 F 11/?2, 1979(прототип).

:(5") (57) l УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МНОГОВЦХОДНЫХ ЦИФРОВЫХ УЗЛОВ, содер жащее генератор тестов, сумматор m модулю два, регистр сдвига; группу сумматоров по модулю два, группу регистров сдвига, блок свертки по моДулю два, индикатор, причем первые информационные входы а-сумма-. торов no èîäyëe два группы .соединены с соответствующими выходами контролируемого блока, первые информационные входы и-сумматоров по модулю два группы соединены с соответствующими выходами генератора тестов, группа информационных входов каждого сумматора по-модулю два группы соединена с соответствующими информационными .выходами co"" .:ответствующего регистра сдвига группы,. подкЛюченными к информационным выходам сумматоров по модулю два группы, установочные входы регист-. ров сдвига группы и регистра сдви"

ra подключены к первому выходу генератора тестов, выходы сумматоров, по модулю два группы связаны с соответствующими входами блока свертки

„„SU„„1019454. А к . одулю два, выход которого соеди-нен с первым информационным входом сумматора по модулю два, группа ин-. формационных входов которого подключена к соответствующим информацион- . ным выходам регистра:сдвига, подключенным. к выходу сумматора по модулю два,- выходы регистра сдвйга соедине" ны с входами индикатора, группа вы ходов генератора тестов подключена к соответствующ цч входам контролиру-: емого блока, о т л-и .ч -.а ю щ е е с я тем, что- с целью поверия полноты контроля, в устройство введены многоканальный логический анализатор .и элемент И, причем первая и вторая группы информационных входов много-. ® канального логического анализатора соединены соответственно с группой выходов генератора тестов и группой выходов контралируемого блока, синхронизирующим вход-многоканаль- Е ,ного логического анализатора. связан с вторым выходом генератора тестов и..

:первым. входом элемейта И., второй . ойв вход которого подключен к:.выходу (ф многоканального. логического анализатора, выход элемента И соединен с цр управляющими входами .всех регистров сдвига.

2. Устройство по. и, 1, о т л и-., д ч а е щ е е с я .тем, что .многоканальный логический анализатор содержит входной компаратор и группу -входных компараторов, rpynny блоков па- файв. мяти, компаратор кодов, группу переключателей, блок запуска, делитель, счетчик, блок выборки, блок преоб-. разования последовательного кода в параллельный, индикатор, элемент

И-НЕ, потенциометр, причем первые

10194 Я входы входных компараторов являются входами логического анализатора, вторые входы группы входных компараторов соединены и подключены к поВ тенциометру, выходы группы входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которого подключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счетИзобретение относится к цифровой вычислительной технике и может быть использовано для поиска неисправностей в сложных цифровых логических схемах автоматики и вычислительной техники, Известно устройство для контроля многовыходных. цифровых узлов, содержащее входной регистр, блок сравнения, блок управляемой задержки, блок памяти, блок управления памятью, блок управления отображением, блок отображения, блок синхронизации, генЕратор импульсов, первый> второй и третий коммутаторы, блок формирования сигнала подсвета, генератор импульсов, генератор псевдослучайной последовательности и блок контроля по четности (1), Недостатком устройства является низкое быстродействие при большом числе выходных контактов контролируемой схемы, так как для обнаружения места неисправности в режиме анализа длинных синхронных временных див грамм необходимо с помощью коммута. тора поочередно подключать генератор псевдослучайной последовательности к всем выходным контактам контролируемой схемы, При этом оказывается невозможным одновременный анализ Bbl ходных последовательностей для нескольких выводов, что очень важно для сложных логических схем, 5

l0 l5

30 чика, управляющий вход которого соединен с выходом блока запуска и первым входом делителя, второй вход которого связан с выходом счетчика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены соответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока запуска связан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена с соответствующими выходами входных компараторов группы, Наиболее близким к предла гаемому по технической сущности является устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, последовательно соединенные группу сумматоров по модулю два и группу регистров сдвига, блок свертки по модулю два, сумматор по модулю два, регистр сдвигов и индикатор кодов (2j.

Недостатком этого устройства является низкая информативность кода, высвечиваемого на индикаторе, так как такой код (сигнатура) не указывает ни характеристик обнаруженной ошибки (случайная или устойчивая, одиночная или многократная и т.д.), ни места возникновения ошибки в контролируемой схеме, т.е, устройство не позволяет выполнять анализ вреwessex диаграмм двоичных последовательностей на выходе контролируемой схемы.

Цель изобретения. — повышение полноты контроля, Поставленная цель достигается тем, что в устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, сумматор по модулю два, регистр сдвига, группу сумматоров по модулю два, группу ,регистров сдвига, блок свертки по модулю два, индикатор, причем первые информационные входы я-сумматоров по модулю два группы соедине 3 10194 ны с соответствующими выходами кон.тролируемого блока, первые информационные входы и-сумматоров по модулю два группы соединены с соответствующими выходами генератора тестов, группа-(информационных. входов каждого сумматора по модулю два группы соединена с соответствующими ин" формационными выходами соответствующего регистра сдвига группы, под.ключенными к информационным выходам сумматоров .по модулю два группы, установочные входы:регистров сдвига группы и .регистра сдвига подключены к .первому выходу генератора тестов, выход сумматоров по модулю два группы связаны с соответствующими входа-. ,ми блока свертки по модулю два, 6ìход которого соединен с первым информационным входом сумматора по . модулю два, группа информационных входов которого подключена к соответствующим. информационным выходам регистра сдвига, подключенным к выходу сумматора nî.модулю два, выхо-. .ды регистра сдвига соединены с вхо25 . дами индикатора, группа выходов генератора тестов подключена к соответствующим входам контролируемого блока, введены многоканальный логический анализатор и элемент И, при" З0

Фем первая и вторая группы информа. ционных входов многоканального логи.:ческого анализатора соединены соответственно с группой выходов генератора тестов и группой выходов контро- 35 лируемого блока, синхронизирующий вход многоканальноге > логического анализатора связан с вторым выходом генератора тестов и первым входом элемента И, второй вход которого под- 40 ключен к выходу многоканального логического анализатора, выход элемента И соединен с управляющими входами всех регистров сдвига.

Многоканальный логический анали" 45 затор содержит входной компаратор и группу входных компараторов, группу блоков памяти, компаратор кодов, группу переключателей, блок запуска, делитель, счетчик, блок выборки, блок50 преобразования последовательного кода .в параллельный, индикатор, элемент И-НЕ, потенциометр, причем первые входы входных комнараторов являются входами логического анали- 55 затора, вторые входы группы входных компараторов соединены и подключены к потенциометру, выходы группы

54 4 входных компараторов соединены с соответствующими информационными входами блоков памяти группы, выходы которых связаны соответственно с первым и вторым входами блока выборки, выход которого подключен к входу блока преобразования последовательного кода в параллельный, группа выходов которого подключена к входам индикатора, выход входного компаратора связан с информационным входом счетчика, управляющий вход которого соединен с выходом блока запуска и первым входом делителя, вто- рой вход которого связан с выходом счетчика, выход делителя подключен к первому входу элемента И-НЕ, второй вход и выход которого соединены со- ответственно с выходом входного компаратора и управляющими входами группы блоков памяти, вход блока запуска связан с выходом компаратора кодов, группа входов которого подключена к группе переключателей, группа выходов компаратора кодов соединена

;с соответствующими выходами входных компараторов группы.

На фиг, l изображена функциональная схема предлагаемого устройства для контроля многовыходных цифровых узлов;.ца фиг. 2 - структурная схема логического анализатора. устройство контроля многовыходных цифровых узлов содержит генера- . тор 1 тестов, контролируемый логический блок 2, входы 3 многоканального логического анализатора 4, группу сумматоров 5 по модулю два, группу регистров 6 сдвига, бзюк 7 свертки по модулю два, сумматор 8 по модулю два, регистр 9 сдвига, индикатор 16, Входы 11 являются входами "Начальная установка" всех реги( строе, выход. 12 - выходом "Исходное состояние" генератора 1 тестов, входы 13 - входами сдвига всех регистров, выход 14 - выходом тактирования генератора 1 тестов, Устройство содержит элемент И 15, В схеме устройства может быть использован любой серийно выпускаемый логический анализатор, например анализатор логический шестнадцатиканальный 806.

Логический анализатор содержит входные компараторы l6 группы блоки, 17 памяти группы, компаратор 18 кодов, группу переключателей 19 выбора запускающего слова, блок 20 запуска, делитель 21, счетчик 22, блок 23

5 1019 выборки . блок 24 преобразования no" спедовательного кода в параллельный, индикатор 25, элемент И-НЕ 26, потенциометр 27 установки уровня, входной компаратор 28, S

Устройство для контроля многовыходных цифровых узлов работает в слеДующих режимах: установление факта наличия неисправности; анализ логичес ких состояний и логических временных диаграмм. Работа устройства начинает по сигналу "Пуск". При этом обеспечивается включение генератора

1 тестов и установка s начальное состояние регистров 6 и 9 сдвига по сиг-и налу "Исходное состояние", поступающему с выхода 12 генератора 1 тестов

It1 1 на входы 11 "Начальная установка" всех регистров, Генератор 1 тестов вырабатывает тестовые сигналы, по- 2в ступающие на входы контролируемого логического блока 2 и входы 3 анализатора 4, а также вырабатывает на выходе 17 тактовые импульсы, необходимые для синхронизации анализа" 25 тора 4 (вход 18) и для формирования сигнала "Сдвиг" всех регистров

6 и 9 сдвига (вход 13) . Информация с каждого вывода контролируемого логического блока 2 поступает на входы зв

3 многоканального логического анализатора 4 и на входы сумматоров 5 помодулю два.

В режиме установления факта наличия неисправности обеспечивается анализ длинных синхронных времен ных диаграмм путем сжатия информации с применением генераторов. псевдослучайной последовательности, В устройстве применены генераторы псевдослучайной последовательности по числу анализируемых каналов, построенные с использованием сумматоров 5 по модулю два и регистров б сдвига с цепями обратных связей через сумматоры, Так как контролируемый логический блок 2 может быть последовательного типа, т,е, содержать элементы памяти, требующие начальной установки, часть тестовой последовательности, вырабатываемой генератором 1 тестов, используется для установки в исходное состояние контролируемого логического блока 2, Момен окончания процесса установки контролируемого логического блока 2 в исходное состояние определяется по совпадению выходных кодов логического блока с запускающим словом, набранным на переключателях 19, Сравнение кода исходного состояния блока

2 с запускающим словом осуществляется компаратором 18 кодов логического анализатора 4. Затем срабатывает блок 20 запуска, который обеспечивает включение блока 17 памяти каналов анализатора с учетом времени заданных задержек, отсчитываемых сче чиком 22 цифровой задержки, а также включение генераторов псевдослучайной последовательности путем подачи тактовых импульсов с генератора 1 тестов через элемент И 15 на входы

"Сдвиг" 13 всех регистров б и 9 сдвига, При поступлении тактовых импульсов на генераторы псевдослучайной последовательности, установленные в каждом канале контролируемого логического блока 2, осуществляется сжатие последовательности сигналов на сумматорах 5 и регистрах 6 сдвига. Блок 7 свертки по модулю два производит:.преобразование последовательностей сигналов с сумматоров 5 в одну последовательность, которая сжимается на сигнатурном анализаторе (регистр 9 с сумматором 8 по модулю два в цепи обратной связи), Результат контроля в виде кода сигнатуры индицируется на индикаторе 1О.

Измеренное таким образом значение сигнатуры сравнивается с эталонным значением, зафиксированным в технической документации на данное контролируемое изделие, Контролируемый логический блок 2 признается исправным в случае совпадения значений измеренной и эталонной сигнатур. В противном случае осуществляется поиск места неисправности по содержимому регистров б сдвига, установленным в каждом канале. Определение номера канала, содержащего неисправ1 ность, осуществляется по несовпадению значений сигнатур, зафиксированных на регистрах б, с эталонными сигнатурами для каждого канала.

Уточнение ме ста неи спра вност и по времени осуществляется с помощью ана— лизатора 4 путем проведения режимов анализа логических состояний ,и анализа логических временных диаграммм, В режиме анализа логических состояний и логических временных диаграмм контролируемые последовательности с выходов генератора тестов и контролируемого логичес1019454

1О

Использование в устройстве для контроля цифровых узлов логического анализатора совместно с параллельно работающими генераторами псевдослучайных кодов позволяет не только установить факт наличия неисправности в контролируемом блоке, но и обеспечить возможность поиска неисправностей путем анализа временных двоичкого блока 2 подаются на входы 3 анализатора 4, Входные компараторы

16 обеспечивают формирование нормированных импульсов с учетом уровней срабатывания, устанавливаемых по- s тенциометром 27 установки уровня, и подачи нормированных импульсов на входы элементов блока 17 памяти каналов, Запоминающие последовательности логических состояний в каждом канале. осуществляются на эле- . ментах блока 17 памяти каналов при наличии тактовых импульсов на входе и поступлении сигнала разрешения записи в памяти. на элемент И-НЕ 26 с делителя 21, Выбор участка контроли. ° руемых последовательностей для детального анализа с помощью логического анализатора 4 осуществляется путем задания значения запускаю- 20 щего слова на переключателях 19 и значения цифровой задержки на счетчик 22 при повторных тестах блока 2.

Содержимое блока 17 памяти каналов через блок 23 выборки и блок 24 пре- 2$ образования последовательного кода в параллельный представляется на экране электронно-.лучевого индикатора

25 в. виде логических состояний ("0" и "1"} или в виде логических времен- е ных диаграмм для сравнения с эталонными значениями, ных последовательностей на выходе кон-! контролируемого блока. Кроме того, предлагаемое устройство обеспечивает автоматическую установку в исходное состояние исследуемой последовательной .схемы и запуск генераторов псевдослучайных кодов по исходному состоянию исследуемого блока, что существенно упрощает процедуру поиска неисправностей в сложных схе" мах.

Указанное в устройстве включение логического анализатора и параллельно работающих генераторов псевдослучайных кодов позволяет строго формализовать последовательность дей-. ствий по обнаружению неисправностей многовыходных цифровых узлов, а именно установление факта неисправностей контролируемой схемы с помощью группы генераторов псевдослучай ных кодов, блока свертки по модулю два и сигнатурного анализатора;

f обнаружение места неисправности в канале (номера канала) с помощью параллельно работающих генераторов псевдослучайных кодов и места неис" правности во времени путем анализавременных диаграмм с помощью логического анализатора.

Такая формализация действий приводит к упрощению процесса и сокращению времени поиска неисправностей в цифровых узлах. с большим числом выходов.

Предлагаемое устройство для контроля многовыходных цифровых узлов может найти широкое применение в производственных условиях для отладки логических блоков и для поиска неисправностей в цифровых блоках в условиях эксплуатации.

1019454

1019454

Составитель И.Сафронова

Редактор А.Коэориз Техред А.Ач Корректор М .Шарохин

Заказ 3706/44 Тираж ?06 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП "Патент", г, Ужгород, ул, Проектная, 4