Микропрограммное устройство управления модуля вычислительной системы

 

1.МИКРОПРОГРАММНОЕ УСТРОЙ .СТВО УПРАВЛЕНИЯ МОДУЛЯ ВЬЗЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее регистр кода операции, регистр адреса, блок памяти адресных микрокоманд, блок памяти микроопераций, блок модификации адреса, дешифратор, первый элемент И, первую и вторую группу элементов И, первый и второй элементы ИЛИ, группу элементов ИЛИ, причем выход поля адреса очередной микрокоманды соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с входами регистра адреса , выходы которого соединены с первой группой входов блока модификации адреса, вторая группа входов которого соединена с входом логических условий устройства, а выходы - с адресными входами блока памятиадресных микрокоманд, выходы поля адреса микроопераций которого соединены с адресными входами блока .памяти микроопераций, а выходы поля номера модуля - с входами дешифрато .ра, выход которого подключен к управляющему входу устройства, группа выходов блока памяти микроопераций ;соединена с выходами микроопераций устройства, выход первого элемента ИЛИ.соединен с первым входом первого элемента И, группа входов передачи управления устройства соединена с входами второго элемента ИЛИ, отличающееся тем. .что, с целью повышения достоверности функционирования, оно дополнительно содержит четыре элемента ИЛИ,два элемента И, два одновибратора,три элемента задержки, формирователь адреса, триггер и группу (К-1) счетчиков (К. - число модулей вычислительной системы), причем входы кода операций устройства соединены с пер выми входами элементов И первой группы , вторые входы которых соединены через первый элемент задержки с выходом третьего элемента ИЛИ,с вы ходом окончания выполнения микро;программы , с входами сброса счет- . чиков группы и регистра кода операций и с первым входом четвертого элемента ИЛИ, второй вход которого (Л соединен с выходом ошибки устройства. и с выходом второго элемента И,ин-. i версный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым вхо;дом пятого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И,второй вход которого соединен с другим входом второго CAD ( Элемента И и через второй одновибратор с выходом второго элемён- 4 та ИЛИ, выход пятого элемента ИЛИ о через второй элемент задержки сое-, динен с нулевым входом триггера, ..; СО единичный вход которого соединен с выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом шестого элемента ИЛИ,входы которого соединены с выходом поля номера модуля, инверсный выход триггера соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов устройства, а выход - с управляющим входом блока памяти ад ресных микрокоманд и через третий элемент задержки с управляющим входом блока памяти микроопераций, вы

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3(я) G 06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЪ|ТИЙ

;21). 3401818/18-24 (22) 21 ° 01.82 (46) 07.08.83. Бюл. Р 29 (72). Б.С.Харченко, Н.П.Благодарный и Г.Н.Тимонькин (53) 681.325(088.8) (56) 1.Авторское свидетельство СССР

;9 474806, K . G 06 F 15/02, 1974.

2. Авторское свидетельство СССР Р 596947, кл.G 06 F 9/22, 1978 ,(прототип). (54)(57) 1.МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ МОДУЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее регистр кода операции, регистр адреса, блок памяти адресных микрокоманд, блок памяти микроопераций, блок модификации адреса, дешифратор, первый элемент

И, первую и вторую группу элементов

И, первый и второй элементы ИЛИ, группу элементов ИЛИ, причем выход поля адреса очередной микрокоманды соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с входами регистра адреса, выходы которого соединены с первой группой входов блока модификации адреса, вторая группа входов которого соединена с входом логических условий устройства, а выходы — с адресными входами блока памяти адресных микрокоманд, выходы поля адреса микроопераций которого соединены с адресными .входами блока ,памяти микроопераций, а выходы поля номера модуля — с входами дешифрато.ра, выход которого подключен к управляющему входу устройства, группа выходов блока памяти микроопераций

:соединена с выходами микроопераций

- устройства, выход первого элемента ИЛИ.соединен с первым входом первого элемента И, группа входов передачи управления устройства соединена с входами второго элемента

ИЛИ, отличающееся тем, что, с целью повышения достовернос ти функционирования, оно дополнительно содержит четыре элемента ИЛИ,два элемента И, два одновибратора,три элемента задержки, формирователь адреса, триггер и группу (К-1) счетчиков (К вЂ” число модулей вычислительной системы), причем входы кода операций устройства соединены с первыми входами элементов И первой груп. пы, вторые входы которых соединены через первый элемент задержки с выходом третьего элемента ИЛИ,с вы ходом окончания выполнения микро.программы,. с входами сброса счетчиков группы и регистра кода опера- . ций и с первым входом четвертого ф элемента ИЛИ, второй вход которого соединен с выходом ошибки устройства. и с выходом второго элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым вхо:дом пятого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И,второй вход которого соединен с другим входом второго элемента И и через второй одновибратор с выходом второго элемен- ° та ИЛИ, выход пятого элемента ИЛИ через второй элемент задержки сое-. динен с нулевым входом триггера, единичный вход которого соединен с выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом шестого элемента ИЛИ,входы которого соединены с выходом поля ноМера модуля, инверсный выход триггера соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов устройства, а выход — с управляющим входом блока памяти ад ресных микрокоманд и через третий элемент задержки с управляющим входом блока памяти микроопераций, Вы-, 1034037 ход конца микропрограммы которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с входом окончания выполнения микропрограммы устройства, выходы элементов И первой Группы соединены с информационными входами регистра кода операций, выходы которого соединены с первой группой входов формирователя адреса, вторая no k-ю группы входов которого соединены соответственно с выхода ми счетчиков группы, выходы формирователя адреса соединены с входами первого элемента ИЛИ и с первыми входами элементов И первой группы, вторые входы которых соединены с прямым выходом триггера, вход передачи управления устройства соединен со счетными входами счетчиков группы, 2. Устройство по п,1, о т л ч а ю щ е е с я тем, что блок Модификации адреса содержит группу элементов И и группу сумматоров по модулю два, причем вторая группа

Изобретение относится к автомати» ке и вычислительной технике и может, быть использовано при проектированиИ вычислительных и управляющих систем, построенных на унифицированных модулях, выполненных в виде

БИС.

Известно микропрограммное устройство управления, содержащее блоки памяти микроопераций и адресных микрокоманд, а также счетчик микрокоманд 1) .

Однако данное устройство характеризуется низкой гибкостью управления, обусловленной отсутствием возможности передачи управленйя с микропрограммного устройства управления одного модуля вычислительной системы на микропрограммное устройство управления; другого модуля, Йизкой универсальностью и низкой степенью унификации, вызванных невозможностью наращивания объема и количества микропрограмм.

Наиболее близким к предлагаемому но технической сущности и достигаемому эффекту является микропрограммное устройство управления, содержа; щее регистр. кода операции, регистр адреса, блок модификации адреса, блок памяти адресных микрокоманд, блок памяти микроопараций, дешифратор, первый и второй элементы,И, первую и вторую группы элементов входов, блока соединена с первйми входами элементов И группы, вторые входы которых соединены с первой группой входов блока, а выходы соединены с первыми входами сумматоров по модулю два группы, выходы которых соединены с выхода- ми блока, а вторые входы сумматоров по модулю два группы соединены с первой группой входов блока, первая группа, входов блока соединена с выходами блока.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что формирователь адреса содержит дешифратор и шифратор, причем первая группа входов дешифратора соединена с первой группой входов формирователя, входы второй (по К-ю - групп входов дешифратора соединены соответственно с второй,по К ю : группами входов формирователя, а выходы дешифратора соединены с. входами шифратора, выходы которого соединены с выходами формирователя. адреса. с

И, первый элемент задержки и группу элементов ИЛИ.

Структура вычислительной системы (BC), в состав которой входит это микропрограммное устройство управления, состоит из нескольких идентичных микропрограммных модулей,-каждый из которых может самостоятельно выполнять большинство функций по

10 обработке информации.

В каждый отдельно взятый момент времени обработки информации работает только один модуль вычислительной системы. После выполнения всех микрокоманд микропрограммы модулем ! инициируется работа- следующего мо-. дуля вычислительной системы путем передачи ему управления с модуля по фиксированному адресу(2).

20 .Существенными недостатками известного микропрограммного устройства управления модулей указанной вычислительной системы являются малое значение параметра функционального разбиения БИС, на которых выполняются. микропрограммные устройства управления модулей ВС (параметр функционального разбйения .БИС— это отношение числа элементов в крис. талле к количеству выводов из него), низкая достоверность функционирова,ния системы, обусловленная отсутстви ем контроля правильности передачи управления с одного модуля на другой

1034037 модуль вычислительной системы, а .также большое число внешних связей между модулями, выполненными в виде

БИС, обусловленное необходимостью передачи адреса очередной адресной

Микрокоманды с микропрограммного уст ройства управления модуля на микро. программное устройство управления другого модуля.

Цель изобретения — повышение достоверности функционирования микропрограммного устройства управления модуля ВС при выполнении микропрограмм большого объема.

Поставленная цель достигается тем, что в микропрограммное устройство управления модуля вычислительной системы, содержащее регистр кода операции, регистр адреса, блок памяти адресных микрокоманд, блок памяти микроопераций, блок модификации адреса, дешифратор, первый и второй элементы ИЛИ, первую и вторую группы элементов И, группу элементов ИЛИ, первый элемент И, причем выход поля адреса очередной микрокоманды соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с входами регистра адреса, выходы которого соединены с первой группой входов блока модификации адреса, вторая группа входов которого соединена с входом логических условий устройства, а выходы — с адресными входами блока памяти адресных микрокоманд, выходы поля адреса микроопераций которого соединены с адресными входами блока памяти микроопераций, а выходы поля номера модуля - с входами дешифратора, выход которого подключен к управляющему входу устройства, группа выходов блока памяти микроопераций соединена с выходами микроопераций устройства, выход первого элемЕнта ИЛИ соединен с первым входом первого элемента И,.группа входов передачи управления устройства соединена с входами второго элемента ИЛИ . дополнительно введены четыре элемента ИЛИ, два элемента И, два одновибратора, три элемен та задержки, формирователь адреса, триггер и группу (К-1) счетчиков (K. — число модулей вычислительной системы),. причем входы кода операций устройства соединены с первыми входами элементов И первой группы, вторые .входы которых соединены через первый элемент задержки с выходом третьего элемента ИЛИ, с выходом окончания выполнения микропрограммы, с входами сброса счетчиков группы и регистра кода операций и с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом ошибки устройства и с выходом второго элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым входом пятого элемента ИЛИ, второй вход которого соединен с выходом первого элемента H второй вход которого соединен с другим входом второго элемента И и через второй одновибратор с выходом второго элемента ИЛИ, выход пятого элемента ИЛИ !

О через второй элемент задержки соединен с нулевым входом триггера,единичный вход которого соединен с выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом (5 шестого элемента ИЛИ, входы которого соединены с выходом поля номера модуля, .инверсный выход триггера .соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов устройства, а выход — с управляющим входом блока памяти адресных микрокоманд и через третий элемент задержки с управляющим вхо 5 дом блока памяти микроопераций,выход конца микропрограммы которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с входом окончания выполненйя микропрограммы устройства, выходы элементов И первой группы сое-. динены с информационными входами регистра кода операций, выходы кото-. рого соединены с первой группой входов формирователя адреса, вторая по к -ю группы которого соединены соответственно с выходами счетчиков группы, выходы формирователя адреса соединены с входами первого элемента

ИЛИ и с первыми входами элементов

40 И первой группы, вторые входы которых соединены с прямым выходом триггера, вход передачи управления устройства соединен со счетными входами счетчиков группы.

Кроме того, блок модификации адреса содержит группу элементов И и группу сумматоров по модулю два, причем вторая группа входов блока соединена с первыми входами элементов

И группы, вторые входы которых соединены с первой группой входов бло- ка, а выходы соединены с первыми входами сумматоров по модулю два группы, выходы которых соединены с .выходами блока, а вторые входы сумматоров по модулю два группы соединены с первой группой входов блока, первая группа входов блока соединена с выходами блока.

При этом формирователь адреса со»

60 держит дешифратор и шифратор, причем первая группа входов дешифратора соединена с первой группой входов формирователя, входы второй по к-ю групп входов дешифратора соеди65 иены соответственно с второй по К-ю.

1034037 группами входов формирователя, а выходы дешифратора соединены с входами шифратора, выходы которого соединены с выходами формирователя адреса .

Сущность изобретения состоит в 5 повышении достоверности и надежности функционирования микропрограммного устройства управления путем уменьшения числа выводов в каждом модуле

U. на величину 10 ьй= 2 (к -1)(н-1), где К вЂ” количество разрядов адреса очередной адресной микрокоманды, передаваемого с модуля U на модуль

U при передаче управленйя между ни- )5

5 ми;

8 — число модулей вычислительной системы и организация контроля переда-" чи управления по фиксированному адресу от микропрограммного устройства 0 управления модуля U< к микрапрограм« мному устройству управления модуля U„ вычислительной системы.

Адресные микрокоманды, считываемые из блока памяти адресных микрокоманд, состоят из следующих полей: первое поле - поле кода номера моду. - ля,к которому необходимо передать управление из данного модуля в процессе выполнения микропрограммы; второе поле - поле кода адреса опера ционной микрокоманды; третье поле - поле адреса очередной адресной мн крокоманды, " четвертое поле - поле кода проверяемого логического условия.

Операционные микрокоманды, считы-, ваемые из блока памяти микроопера-: ций, состоят. из двух полей: первое поле — поле микроопераций и второе пале — поле метки конца выполнения микропрограммы.

На фиг.l приведена функциональная схема .предлагаемого микропрог- 45 раммного устройства управления модуля вычислительной системы; на фиг. 2 — то же, блока модификации адреса; на фиг. 3 — то же, формирователя адреса.

Устройство содержит (фиг.l) входы l логических условий, блок 2 мо.дификации адреса, входы 3 када операции, группу элементов И 4, регистр

5, кода операции формирователь 6 ад» . реса, группу элементов и 7, группу 55 элементов ИЛИ 8,. регистр 9 адреса, блок 16 памяти адресных микракоманд,. блок 11 памяти микрооцераций, выходы

12 микроапераций устройства, вход 13 тактовых импульсов устройства, эле- б9 мент И 14, элемент 15 задержки, дешифратор-lб, выходы 17 передачи управления с модуля на другие модули вы:,числйт@льной системы, группу (К-1) счетчиков (.К вЂ” число модулей вычислительной сиситемы) 18, элемент ИЛИ

19, выход 20 ошибки устройства, одновибратор 21, элемент И 22, элементы

ИЛИ 23 — 25, одновибратор 26, элемент

И 27, элемент .ИЛИ 28, элемент

29 задержки, триггер 30, выход 31 сигнала окончания выполнения микропрограммы устройства, входы 32 передачи управления устройства, вход 33 окончания выполнения микропрограммы, элемент ИЛИ 34 и элемент 35 задержки.

Блок модификации адреса содержит (фиг, 2) группу входов 36, выходы 37, группу элементов И 38,группу сумматоров

39 по модулю два и группу входов 40.

Формирователь адреса содержит (фиг. 3) первую группу входов 41,вторую (К-1) группу входов 42,дешифратор 43, шифратор 44 и выходы 45.

Предлагаемое микропрограммное уст ,.ройство управления модуля вычисли тельной системы функционирует в трех режимах:

1), режим формирования микро программным устройством управления модуля без передачи управления в дру гой модуль вычислительной системой;

4 ° режим передачи управления мик: ропрограммным устройством управления модуля микропрограммному устройству уп; равления другого модуля;

3), режим приема микропрограммным устройством управения модуля управления от микропрогаммного устройства управления другого модуля, вычислительной системы.

Микропрограммное устройство управления модуля вычислительной системы функционирует следующим образом.

Первый режим. В исходном состоянии все элементы памяти устройства, кроме триггера 30, находятся в нулевом состоянии, триггер 30 находится в единичном состоянии. При этом группа элементов И 4 открыта по уп равляющему входу. Код операции с входов 3 через группу элементов И 4 поступает в регистр 5 и записывается в нем.

В микропрограммном устройстве управления модуля вычислительной системы, который должен начинать выполнение заданной кодом операции микропрограммы, формирователь 6 адреса формирует адрес первой адресной микракаманды микропрограммы, соответствующей заданному коду операции, который через группу элементов И 7 и грунпу элементов ИЛИ 8 записывается в регистр 9 адреса.

Одновременно на выходе элемента

ИЛИ 19 возбуждается сигнал, который запускает одновибратор 21, Сигнал с выхода одновибратора проходит через элемент ИЛИ 28, элемент 29 задержки

1034037

8, и поступает на вход триггера ЗО.При этом триггер 30 переходит в нулевое состояние. Группа элементов И 7 за крывается, а элемент И 14 открывается. Очередной тактовый импульс с входа 13 устройства через элемент И 14 поступает на элемент 15 задержки . и на управляющий вход блока 10 памяти. При этом из блока 10 памяти по адресу, поступающему .на его адресный вход а блока 2 модификации адреса, считывается адресная .микрокоманда-.

Сигналы .с группы выходов блока 10 памяти поступают на дешифратор 16 и элемент ИЛИ 24 (эти сигналы отличны от нуля только при считывании микро- 15 команды передачи управления).

Сигналы с второй группы выходов поступают на адресные входы блока 11 памяти. Сигналы с третьей группы вы4L ходов поступают через группу элемен- щ . тов ИЛИ 8 в регистр 9.

Тактовый импульс, задержанный элементом 15 задержки на время, равное времени обращения к блоку )О памяти, поступает на управляющий вход блока

11 памяти. При этом с блока 11 памяти по адресу, поступающему с второй . группы выходов блока 10 намяти, считывается операционная микрокоманда и поступает на выходы 12 микроопераций устройства. При ноступлении очередного тактового импульса на вход 13 устройства по адресу очеред ной адресной микрокоманды, хранящемуся в регистре 9 адреса и модифицируемому в блоке 2 модификации адреса логическими условиями, поступа-: ющими на группу входов 1 устройства, считывается очередная адресная и операционная микрокоманда по указанному алгоритму. Далее устройство функ ® ционирует аналогично.

При работе микропрограммного уст-. ройства управления модуля в первом .режиме . работы в нервом поле считываемых адресных микрокоманд записывается нулевой код.

Поэтому дешифратор 16 и элемент ИЛИ

24. в этом режиме работы не участвуют, При считывании последней операционной команды микропрограммы на выходе блока 11 памяти появляется сигнал окончания ее выполнения. Этот сигнал через элемент ИЛИ 34 поступает на выход 31 устройства, входы 55 счетчиков 18 и регистра 5 кода операции.и устанавливает их в нулевое состояние. Сигнал с выхода элементаИЛИ 34 при этом также поступает на элемент 35 задержки и червз элемент 6О

ИЛИ 23 на вход триггера 30 и устанавливает его в единичное состояние.При этом сигнал на втором входе элемента

;И 14 исчезает, а на управляющем вхо де группы элементов И 7 появляется.

Сигнал, задержанный элементом:35 задержки иа время, равное максимальному времени обнуления счетчиков 18 и регистра 5 и изменения состояния триггера 30, поступает на управляющий вход группы -элементов И 4.

Очередной код операции с группы входов 3 поступает в регистр 5 кода операции. Далее устройство функционирует аналогично указанному алгоритму.

Второй режим функционирования.

При считывании адресной микрокомаиды из блока 10 памяти -содержимое первого поля через первую группу выходов поступает на дешифратор 16 и элемент ИЛИ 24. При этом на выходе дешифратора, соответствующем модулю

{к которому необходимо передать управление из данного модуля) появляется сигнал и поступает на соответствующий выход 17 устройства.

Сигнал с выхода элемента ИЛИ 24 (с группы выходов блока 10 считывается ненулевой код) поступает. через элемент ИЛИ 23 на входы триггера 30 и устанавливает его в единичное состояние. При этом тактовые импульсы через:элемент И 14 не проходят и микропрограммное уотройство управления модуля прекращает формирование микроопераций.

Третий режим функционирования, Сигнал с К -го выхода групйы выходов

17 микропрограммного устройства управления модуля поступает на вход группы входов 32 микропрограммного устройства управления модуля. При

sToM содержимое соответствующего модулю счетчика 18 увеличивается на единицу (сигнал поступает на его счетный вход). Если переход к моДу лю произведен правильно, .то по со.-, держимому счетчиков 18 и по коду операции с выходов регистра 5 кода операции -формирователв б адреса фор- мирует адрес очередной-адресной микрокомаиды выполненной микропрограм:мы, который через группу элементов

И 7 и группу элементов ИЛИ 8 поступа-ет в регистр 9 адреса.

Одновременно код адреса (ненулевой ) с выхода формирователя б адреса по-. ступает на элемент ИЛИ 19. Сигнал с, выхода элемента ИЛИ 19 возбуждает одновибратор 21, выходной сигнал которого поступает через .элемент ИЛИ

28 и элемент 29 задержки на вход триггера 30 и устанавливает его в нулевое состояние. При этом тактовые импульсы с входа 13 устройства поступают через элемент И 14 на управляющий вход блока 10 памяти и на элемент 15 задержкй. Далее микропрограммное устройство, управления мо дуля функционирует аналогично функ ционированию в первом режиме работы.

1034037

Если передача управления микропрограммному устройству осуществлена неправильно, то на выходе формирователя 6 адреса (он настроен только на формирование адресов при определенном наборе кодов на его входах) и на выходе элемента. ИЛИ 19 сигналы отсутствуют, Перепад потенциала с выхода элемента ИЛИ 25 возбуждает одновибратор 26. Элемент И 22 формирует сигнал, идентифицирующий 10 факт неправильной передачи управления микропрограммному устройству управления модуля. Этот сигнал поступает на выход 20 устройства, сигнализируя о наличии отказа в системе, 15 и через элемент ИЛИ 23 на вход триггера 30„ При этом триггер 30 остается в единичном состоянии и микропрог« раммное устройство управления модуля не продолжает свою работу до восстановления отказа в вычислительной системе.

При последующих обращениях к модулю в процессе выполнения микропрограммы содержимое счетчика 18, соответствующего модулю,из которого передается управление на данный мо дуль, увеличивается на единицу и формирователь б адреса по содержимому регистра 5 кода операции и содержимому счетчиков 18 формирует код очередной адресной микрокоманды, При этом сформированный формирователем 6 адрес записывается в регистр 9 адреса и по-. ступает на элемент ИЛИ 19, выходной сигнал которого через элемент И 27, элемент ИЛИ 28 и элемент 29. задержки поступает íà R-вход триггера 30 и устанавливает его в нулевое состояние. 40

Далее микропрограммное устройство управления переходит в первый режим работы.

Оценим значение параметров функционального разбиения предлагаемого и 45 известного микропрограммных устройств и сравним их между собой.

@ля известного устройства

Cq м-цк+я„,„+ м 50, где С вЂ” число элементов в БИС известного микропрограммного устройства;

N — число модулей вычислительной системы; 55

К вЂ” разрядность кода адреса, передаваемого между модулями вычислительной системы .при передаче управления;

R „- разрядность кода операции;

Ко

М .-- формат операционной микрокоманды, Для предлагаемого микропрограммного устройства управления

Ск к,= г(и- Ч+ „„ м

Так как 90-95% сложности микро-. программных устройств управления обычно составляет сложность блоков 10 и

11 памяти, то можно допустить С вЂ” С л

Тогда

К 204-<)К+КК<у +М к 1 2 (н- 1) а и Koï Ф ю

При

Н =3, <=, К коп=1, М =1О

ФI = (,gg.

"=% К К К =7, м= о

ФГ =а,47, При

Так как формирователь б адреса микропрограммных устройств управле-ния модулей BC настроен на формирование .адресов адресных микрокоманд только для разрешенных входных наборов (которые появляются на его входах при правильной передаче управления микропрограммному устройству управления данного модуля BC), то при наличии запрещенных комбинаций сигналов на входах формирователя 6 адреса при передаче управления в данный модуль ВС (передача управления осуществлена неправильно и образованный при этом набор сигналов на входах формирователя б адреса относится к множеству запрещенных входных наборов) код адреса на его выходах отсутствует, что позволяет осуществлять контроль правильности передачи управления между модулями вычислительной системы,. контроль правильности функционирования вычислительной системы и локализацию отказа с точностью до модуля вычислительной системы, Следовательно,< растет с увеличением размеренности вычислительной системы (увеличением числа модулей, разрядности кода операции, числа микрокоманд, реализуемых одним модулем вычислительной системы).Пропорционально росту% увеличивается и выйгрыш в надежности предлагаемого устройства ьозаоз

1034037

Составитель Л.Логачева

Редактор М.Рачкулинец Техред М.Гергель Корректор Г.Огар

Заказ 5627/52 тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж»35, Раушская наб., д.4/5 филиал ППП Патент, r. ужгород, ул. Проектная,4