Устройство для кодирования и декодирования двоичной информации сверточными кодами

 

УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ СВЕРТОЧНЫМИ КОДАМИ, содержащее на передающей стороне первый канал кодирования , состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера и к первой группе входов корректЪра ошибок, к второй группе входов которого подключены выходы анализатора синдромной последовательности, к входу которого пбдключен выход первого сумматора по модулю два, при этом выходы корректора ошибок подключены к .входам коммута тора объединения ветвей, отличающееся тем, что, с целью повышения помехоустойчивости передачи двоичной информации, на передающей стороне введены преобразователь входной информации, второй канал кодирования и сумматор по модулю два, при этом выходы преобразователя входной информации подключены к входам коммутаторов разделения ветвей первого и второго каналов кодирования, причем выход кодера второго канала кодирования подключен к соответствующему входу коммутатора объединения ветвей второго канала кодирования, выход которого подключен к первому входу сумматора по модулю два, к второкГу входу которого подключен выход кодера первого канала кодирования, а выход сумматора по модулю два подкш)чен к соответствующему входу коммутатора объединения ветвей первого канала кодирования , а на приемной стороне введены второй канал декодирования и преобразователь выходной информации, к входам которого подключены выходы коммутаторов объединения.ветвей первого и второго каналов декодирования, а также второй и третий сумматоры по модулю два, первый и второй буферные накопители, третий кодер и третий коммутатор объединения ветвей при этом выход кодера первого канала декодиро (Л вания подключен через первый буферный накопитель к первому входу первого сумматора по модулю два и через вто рой сумматор по модулю два - к входу коммутатора разделения ветвей второго канала декодирования, выход кодера второго канала декодирования подключен к первому входу первого суммато сд ра по модулю два второго канала декодирования , а к второму входу, первого 00 сумматора по модулю два второго канала декодирования подключен соответствуюсо щий выход коммутатора разделения-ветвей второго канала декодирования, выходы корректора ошибок второго канала декодирования подключены к входам третьего коммутатора объединения ветвей непосредственно и через третий кодер, при этом соответствующий выход коммутатора разделения ветвей первого канала декодирования подключен к втог рому входу сумматора по модулю два и через второй буферный накопитель - к первому входу третьего сумматора по

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

З1Ю Н 04 L l/10

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3395026/18-09 (22) 05 ° 02.82 (46) 15.08.83. Бюл. и 30 (72) А.И. Королев и О.Д. Купеев (71) Минский радиотехнический институт

153) 621.394.14 (088.8) (56) 1. Патент СПА Ь" 3988767, кл. Н 04 L t/10, 1976.

2. Касами Т. и др. Теория кодирования

M. "Мир", 1979, с. 298-300, фиг.6.3, с. 396-397, фиг. 7 14, (прототип1. (54)(57) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ

И ДЕКОДИРОВАНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ

СВЕРТОЧНЫИИ КОДАМИ, содержащее íà передающей стороне первый канал кодирования, состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера и к первой группе входов корректора ошибок, к второй группе входов которого подключены выходы анализатора синдромной последовательности, к входу которого подключен выход первого сумматора по модулю два, при этом выходы корректора ошибок подключены к,входам коммутатора объединения ветвей, о т л и.ч аю щ е @ с я тем, что, с целью повышения помехоустойчивости передачи двоичной информации, на передающей стороне введены преобразователь входной информации, второй канал кодирования и сумматор по модулю два, при этом выходы преобразователя входной информации подключены к входам коммутаторов разделения ветвей первого и второго каналов кодирования, причем выход кодера второго канала кодирования подключен к соответствующему входу коммутатора объединения ветвей, второго канала кодирования, выход которого подключен к первому входу сум„SU„„103581 матора по модулю два, к второму входу которого подключен выход кодера первого канала кодирования, а выход сумматора по модулю два подключен к соответствующему входу коммутатора объединения ветвей первого канала кодирования, а на приемной стороне введены второй канал декодирования и преобразователь выходной информации, к входам которого подключены выходы коммутаторов объединения, ветвей первого и второго каналов декодирования, а также второй и третий сумматоры по модулю два, первый и второй буферные накопители, третий кодер и третий коммутатор объединения ветвей, при этом а выход кодера первого канала декодирования подключен через первый буферный накопитель к первому входу первого сумматора по модулю два и через вто С рой сумматор по модулю два - к входу коммутатора разделения ветвей второго канала декодирования, выход кодера р второго канала декодирования подключен к первому входу первого сумматора по модула два второго канала декодирования, а к второму входу первого сумматора по модулю два второго канала декодирования подключен соответствующий выход коммутатора разделения ветвей второго канала декодирования, вы ходы корректора ошибок второго канала декодирования подключены к входам третьего коммутатора объединения ветвей непосредственно и через третий кодер,,)Ф при этом соответствующий выход коммутатора разделения ветвей первого канала декодирования подключен к вто-. рому входу сумматора по модулю два и через второй буферный накопитель - к первому входу третьего сумматора по

1 1135819 модулю два, к второму входу, которого сумматора по модулю два подключен к подключен выход третьего коммутатора второму входу первого сумматора по мообъединения. ветвей, а выход третьего дулю деа.

Изобретение относится к электросвязи и может использоваться для повышения достоверности при передаче данных цифровых сигналов радиовещания, цифровых телевизионных сигналов по космическим каналам связи при кодировании и декодировании их сверточными кодами.

Известен способ и устройство помехоустойчивого кодирования и декодиро- 10 вания дискретной информации, содержащее на передающей стороне последовательно соединенные источник информации, блок информации, первый кодирующий блок, второй кодирующий блок, мо-15 дулятор или передатчик, а на приемной стороне - два разнесенных друг от друга демодулятора приемника и последо:вательно соединенные с ними первый декодирующий блок, приемный перемножитель, второй декодирующий блок,демультиплексор и получатель информации (1 $.

Недостатками данного устройства являются низкая помехоустойчивость при заданной скорости передачи, малая об-. щая скорость каскадного кода (Р 4 0,375), Наиболее близким к изобретению является устройство для помехоустойчивого кодирования и декодирования дво30 ичной информации сверточными кодами., содержащее на передающей стороне первый канал кодирования, состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера . и коммутатора объединения ветвей, а 35 на приемной стороне - первый канал декодирования, состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера и к первой группе входов корректора оши- 40

"бок, к второй группе входов которого подключены выходы анализатора синдромной последовательности, к входу которого подключен выход первого сумматора по модулю два, при этом выходы 45 корректора ошибок подключены к входам коммутатора объединения ветвей (2 ).

Недостатком известного устройства также является низкая помехоустойчивость передачи двоичной информации при заданной скорости.

Цель изобретения - повышение помехоустойчивости передачи двоичной информации.

Поставленная цель достигается тем, что в устройство для кодирования и декодирования двоичной информации сверточными кодами, содержащее на передающей стороне первый канал.кодирования, состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера и коммутатора, объединения ветвей, а на приемной стороне - первый канал декодирования, состоящий из коммутатора разделения ветвей, выходы которого подключены к входам кодера и к первой группе входов корректора ошибок, к второй группе входов которого подключены выходы анализатора синдромной последовательности, к входу которого подключен выход первого сумматора по модлую два, при этом выходы корректора

-ошибок подключены к входам коммутатора объединения ветвей, на передающей стороне введены преобразователь входной информации, второй канал кодирования и сумматор по модулю два, при этом выходы преобразователя входной информации подключены к входам коммутаторов разделения ветвей первого и второго каналов кодирования, причем выход кодера второго канала кодирования подключен к соответствующему входу коммутатора объединения ветвей второго канала. кодирования, выход которого подключен к первому входу сумматора по модулю два, к второму входу которого .подключен выход кодера первого канала кодирования, а выход сумматора по модулю два подклю- . чен к соответствующему входу коммутатора объединения ветвей первого канала кодирования., а на приемной стороне введены второй канал декодирова3 1035 ния и преобразователь выходной информации, к входам которого подключены выходы коммутаторов объединения ветвей первого и второго каналов де,кодирования, а также второй и третий сумматоры по модулю два, первый и второй буферные накопители, третий кодер и третий коммутатор объединения ветвей, при этом выход кодера первого канала декодирования подключен через

10 первыи буферный накопитель к первому входу первого сумматора по модулю два и через второй сумматор по модулю-два к входу коммутатора разделения ветвей второго канала декодирования, выход кодера второго канала декодирования

15 подключен к первому входу первого. сумматора по модулю два второго канала декодирования, а к второму входу первого сумматора,по модуло два второго канала декодирования подключен соот20 ветствующий выход коммутатора разде-. ления ветвей второго канала декодирования, выходы корректора ошибок второго канала декодирования подключены к входам третьего коммутатора объединения ветвей непосредственно и через ,третий кодер, при этом соответствующий выход коммутатора разделения ветвей первого канала декодирования подключен к второму входу второго сум- 30 матора по модулю два и через второй буферный накопитель — к первому входу третьего сумматора по модулю два, к второму входу которого подключен выход третьего коммутатора объединения ветвей, а выход третьего сумматора помодулю два подклочен к второму входу .первого сумматора по модулю два.

На Фиг. 1 приведена струкурная электрическая -схема передающей части; 40 на. Фиг. 2 - структурная схема приемной. части.

Устройство содержит на передающей части преобразователь 1 входной информации, два канала кодирования, каждый из которых содержит коммутатор 2 разделения ветвей, коммутатор 3, объединения ветвей и кодер 4, а также сумматор 5 по модуло два, и на приемной стороне устройство содержит

50 преобразователь 6 выходной информации и два канала декодирования, каждый из которых содержит коммутатор 7 разделения. ветвей, корректор 8 ошибок, коммутатор 9 объединения ветвей, .кодер 10, анализатор 11 синдромной последовательности, первый сумматор l2 по модулю два, кроме того, первый канал декодирования содержит вто019 4 рой и третий сумматоры 13 и 14 по модуло два, первый и второй буферные накопители l5 и 15, а второй канал декодирования содержит дополнительно объединенные по входу и последовательно соединенные кодер 16 и коммутатор 17 объединения ветвей.

Устройство работает следующим образом.

Входная информация в преобразователе 1 входной информации преобразуется в два (1„; 12 ) параллельных потона информации (при числе вложенных кодеков n >, 2 входной поток преобра» зуется в п>,2 параллельных потока.), при этом информационные скорости потоков 1 и 1 различны, а именно

11) 12

В коммутаторе 2 разделения ветвей каждый информационный поток 1 и 1

-7 2 разделяется а К и К 2 информацион1. ных подпотоков (в соответствии со скоростями сверточных кодов, т.е. R .1

= К.„ / п1 — первого канала кодирования; R2 = К2/n2 - второго канала кодирования ).

С выхода каждого коммутатора 2 разделения ветвей информационные подпотоки поступают на входы коммутаторов 3 объединения-ветвей и на входы кодеров 4 каждого канала кодирования. В кодерах из информационных символов фор мируются проверочные символы, которые объединяются в проверочные последовательности. Формирование проверочных последовательностей производится в соответствии с выбранными порождающими полиномами сверточных кодов каждого канала кодирования.

Во втором канале кодирования сформированная проверочная последовательность поступает на один из входов коммутатора 3 объединения ветвей, который Формирует кодовую,последова.тельность путем объединения информационных подпотоков и подпотока проверочной последовательности.

С выхода коммутатора 3 объединения ветвей второго канала кодирования кодовая последовательность поступает на один из входов сумматора 5 по модулю два, на второй .вход которого поступает проверочная последовательность, сформированная кодером 4 первого канала кодирования.

В с„ 5 по модулю два произ-. водится суммирование по модулю два кодовой последовательности второго канала кодирования с проверочной последовательностью первого канала ко5 1035 дирования. В результате суммирования укаэанных последовательностей достигается уменьшение избыточности информации, поступающей в канал связи, с входа коммутатора 3 объединения ветвей первого канала кодирования.

Если скорость сверточного кода первого канала кодирования К„= К„/и„ то избыточность информации составляет г = 1/ и, а если скорость свер- 1О точного кода второго канала кодирования R>= k> /п, то избыточность информаций второго канала кодирования составляет = 1/п . В результате суммирования по модулю два проверочной последовательности первого канала кодирования и кодовой последовательности второго канала кодирования общая избыточность информации, передаваемой в канал связи, определяется произведением избыточностей исходных сверточн х код т е .гвл= n n -TaK

1 -1 как с 1 и †" < 1 то их произвеПд .> 1 дение Ъудет меньше наименьшего из—

1 п1 и n °

Таким образом, общая скорость csepточного кода на выходе первого канала кодирования равна = 1-г „ и

R >) P, 8 ) R>, что эквивалентно увеличению скорости передачи информа. ции или увеличению информационной про З0 пускной способности канала (системы ) связи при избыточном кодировании дво.ичной информации сверточными кодами.

С выхода сумматора 5 по модулю два сформированная последовательность по" 35 ступает на один из входов коммутатора 3 объединения ветвей первого канала кодирования, который формируют выходную кодовую последовательность из информационных подпотоков и последова- 40 тельности, поступающей с сумматора.

С выхода коммутатора 3 объединения ветвей кодовая последовательность поступает в канал связи.

На приемной стороне принятая ко- 45 довая последовательность поступает на вход коммутатора 7 разделения ветвей первого канала декодирования, с выхода которого символы информационных подпотоков поступают одновременно на входы корректора 8 ошибок и на входы кодера 10, а ..последовательность сформированная на передающей стороне путем суммирования по модулю два проверочной последовательности первого канала кодирования и кодовой последовательности второго канала кодирования, с выхода коммутатора 7 разделения ветвей поступает одновременно на

819 вход первого буферного накопителя 15 и на один из входов третьего сумматора 14 по модулю два, на второй вход которого поступает проверочная последовательность> сформированная кодером 10 из принятых символов информационных подпотоков. При суммировании по модулю два укаэанных последовательностей производится "снятие" проверочной последовательности с принятой и формирование кодовой последовательности для второго канала декодирования. Так, если обозначим через Р„ проверочную последовательность, сформированную на передающей стороне кодером 4, и через Т вЂ” кодовую последовательность второго канала кодирования, асуммированную по модулю два этих последовательностей через М = P> О+ Т .

Если через Р1 обозначим проверочную последовательность, сформированную на приемной стороне кодером 10 первого канала декодирования, то при суммировании по модулю два Р О+ >1 получим

t р, О+ М = Р„ О+ 10+ Т = Т2 или точную копию кодовой последовательности второго канала декодирования (в случае отсутствия помех в канале связи, При нали ии помех в канале связи сформированная проверочная последовательность P кодером 10 первого канаI .ла декодирования отличается от проверочной последовательности Р>, сформированной кодером 4 первого канала кодирования на передающей стороне. В этом случае при формировании кодовой последовательности Т наблюдается трансформирование или внесение ошибок в кодовую последовательность Т>.

Количество ошибок в этой йоследова тельности определяется количеством и типом ошибок в канале связи, а также типом порождающих полиномов кодеров 4 и 10 первого канала кодирования и декодирования. Это учитывается выбором исправляющей способности сверточного кода второй ступени кодирования и декодирования, т.е. исправляющая способность второго кодера выше первого кодера. Второй кодер должен исправлять максимальное количество ошибок, вносимых в кодовую последовательность первым кодером при расчетной исправляющей способности первого кодера.

Сформированная кодовая последовательность 1> поступает на вход коммутатора 7 разделения ветвей второго канала декодирования, с выходов которого символы информационных подпото.7 10358 ков одновременно поступают на входы корректора 8 ошибок и на входы кодера 10.

Кодер 10 из принятых символов ин.Формационных подпотоков формирует проверочную последовательность, которая поступает на один из входов первого сумматора 12 по модулю два, на второй вход которого поступает принятая проверочная последовательность с одного иэ выходов коммутатора 7 разделения ветвей данного канала декодирования.

Первый сумматор 12 по модулю два формирует синдромную последовательность путем суммирования по модулю два сформированной и принятой проверочных последовательностей. Синдроиная последовательность полностью определяет количество и тип ошибок.

С выхода первого сумиатора 12 по модулю два синдромная последовательность поступает на вход анализатора 11 синдромной последовательности, который производит анализ этой последовательности, обнаружение и исправление ошибок в пределах корректирующей способности кода. Синдромная последовательность заполняет регистр сдвига .анализатора l1 синдромной последовательности, с соответствующих разрядов (ячеек памяти ) регистра сдвига информации поступает на пороговые элементы. При отсутствии ошибок на выхо-де пороговых элементов присутствуют нулевые символы и коррекции ошибок З5 не производится, а при наличии ошибок на выходах пороговых элементов присутствуют ненулевые символы, которые производят коррекцию ошибочных символов на выходах корректора 8 оши- 40 бок данного канала декодирования.

С выходов корректора 8 ошибок символы информационных подпотоков одное временно поступают на входы коммутатора 9 объединения ветвей, на входы

45 коииутатора 17 объединения ветвей и на входы кодера 16, который из информационных символов, прошедших коррекцию ошибок, формирует проверочную последовательность, аналогичную проверочной последовательности, сформированной кодером и на первдающей сто-роне вторыи каналом кодирования. Сфор- . мированная проверочная последовательность поступает на один из входов до- 5 полнительного коммутатора 17 объедине. ния ветвей, который формирует кодовую последовательность Т2, аналогичную

19 8 принятой кодовой последовательности, Но в которой отсутствуют ошибки, вно" симые первым каналом декодирования.

Сформированная кодовая .последовательность Т2 поступает ва один иэ входов второго сумматора 13 по модулю два, на другой вход которого поступает задержанная последовательности М

P„O+) Т2 с выхода первого буферного накопителя 15.

При суммировании по модулю два последовательности М = Р.1 (+} Т 2 и вновь сформированной кодовой последовательности Т второго канала кодирования получим на входе второго суииатора 13 по модулю два принятую проверочную последовательность Р1первого канала декодирования, т.е. Р QT О+

О+ Т = Р, которая поступает на один

В из входов первого сумматора 12 по ио" . дулю два первого канала декодирования.

Ка другой вход первого сумиатора 12 по модулю два через второй буферный накопитель 15 поступает сформированная кодером 10 проверочная последова" тельность Р . Первый и второй буфер1 ные накопители предназначены для фази" рования символов информационных подпотоков и соответствующих им сииволов синдромной последовательности, обусловленных задержкой фориирования кодовой последовательности второго канала декодирования. Длина регист" ра сдвига первого и второго буфферных накопителей 15 и 15 определяется

- длиной регистра кодера 16 второго канала декодирования.

Сформированная синдромная последовательность с выхода первого сумяато ра 12 по модулю два поступает в анализатор 11 синдромной последовательности, далее, как во втором канале декодирования, производится обнаруже. ние и исправление ошибочных символов. в информационных подпотоках первого канала декодирования.

С выходов корректора 8 ошибок символы информационных подпотоков поступают на входы коммутатора 9 объединения ветвей данного канала декодирования.

В коммутаторах 9 объединения ветвей первого и второго каналов декодирования производится объединение информационных подпотоков в один последовательный поток соответственно 1 и

5 12, которые поступают на преобразователь 6 выходной информации.

Преобразователь 6 выходной информации производит согласование (преоб9 1 035819 10 разование ) скоростей информационных Таким образом, устройство обеспечиподпотоков 1 и 1 в исходную скорость вает высокую помехоустойчивость при запередачи выходного потока информации, данной скорости передачи и большую равной скарости входного информацион- общую скорость каскадного кода ного потОка на передающей стороне. > (g g 0,375 ).

Составитель С. Осмоловский

Редактор M. Петрова Техред Й.Иетелева Корректор Л. Бокшан

Заказ 5 56/60 Тираж о77 Подписное

ВНИИПИ ГосударствеНного комитета СССР по делам изобретений и открытий

1110Я Иосква. Ж-35. Раушская наб. 4 ° "/5 .

Филиал ППП "Патент", r. Ужгород, ул, Проектная,