Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее адресный мультиплексор, генератор тактовых импульсов, выход которого подключен к синхровходу анализатора сигналов, отличающеес я тем, что, с целью повншения его быстродействия, достоверности контроля и упрощения, в него введены дешифратор, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора такто-. вых импульсов, а выходы подключены к входам дешифратора, адресного мультиплексора, к первому и второму входам сумматора по модулю два, второй вход которого соединен с входом старт-стоп анилиэатора сигналов, при этом выходы дешифратора , адресного мультиплексора и сумматора по модулю два являются выходами устройства.

(19) (11) СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(51) 6 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.:ДЕЛАМ ИЭОБРЕТЕНИЙ ИОЧНРЬПЪЮ (21) 3450016/18-24 (22) 07.06.82 (46) 07 ° 11.83. Бюл. 9 41 (72) Г..Х.Новик и Е.В.Друян (53) 681.327(088.8) (56) 1. "Электронная промышленность", 1977, В 2, с. 20-24.

2. Авторское свидетельство СССР

9 771730, кл. Q 11 С 29/00, 1978 (прототип).

3. "Электроника", 1977, Р 5, с. 23-33. (54)(57) УСТРОИСТВО ДЛЯ:КОНТРОЛЯ

OIIEPATHBHOA ПАМЯТИ, содержащее адресный мультиплексор, генератор тактовых импульсов, выход которого подключен к синхровходу аналиэатора сигналов, о т л и ч а ю щ е е с я тем, что, с целью повышения

его быстродействия, достоверности контроля и упрощения, в него введены дешифратор, сумматор по модулю два и счетчик, .вход которого соединен с выходом. генератора такто-, вых импульсов, а выходы подключены к входам дешифратора, адресного мультиплексора, к первому и второму входам сумматора по модулю два, второй вход которого соединен

I с входом Старт-стоп " анилиэатора сигналов, при этом выходы дешифратора, адресного мультиплексора и сумматора по модулю два являются .выходами устройства.

1053164

Изобретение относится к sano.Минакщим устройствам и может быть использовано для функционального контроля как отдельных корпусов микросхем оперативных запоминающих устройств (ОЭУ), так и построенных на их основе .массивов полупроводниковых ОЗУ произвольной емкости и органиэации.

Известны устройства, основанные на использовании 3ВМ или контрол« леров на базе ЭВМ Зля хранения программ входных воздействий тестовых процедур микросхем ОЗУ, а также для реализации процесса контроля, выходных реакций тестируемых микросхем

ОЗУ (1) .

Недостатками этих устройств являются нх громоздкость .и сложность при проведении функционального контроля каким-либо методом. Кроме того, недостатком устройств являетея неполнота тестирования., так .как контроль микросхем осуществляется только по считываемой информации, остальные состояния таблицы истинности не учитываются.

Наиболее близким техническим решением к изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок формирования временной диаграмма, компаратор, адресный мультиплексор,накопители и блок управления (2) .

Недостатком известного устройства являются большие аппаратурные затраты и невысокое быстродействие, объясняющееся тем, что для локализации неисправности требуется значительное время. Кроме того, устройство имеет невысокую достоверность контроля, поскольку при контроле не учитываются все состояния таблицы истинности тестируемой микросхемы, а проверяется только режим "Разрешение чтения", помимо которого имеются режимы УзапретФ чтения ", "Разрешение записи, "Запрет записи, состояния выходов при которых также .необходимо контролировать при тестировании.

Целью изобретения является повышение быстродействия и упрощение устройства, а также повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство, содержащее адресный мультиплексор, генератор тактовых импульсов, выход которого подключен к синхровходу анализатора сигналов, введены дешифратор, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора тактовых импульсов, а выходы подключены к входам дешифратора, адресного мультиплексора, к первому и второму входам сумматора. по модулю два, второй вход которого соединен с входом Стартстоп анализатора сигналов, при этом выходы дешифратора, адресного мультиплексора и сумматора по модулю два являются выходами устрой-, ства.

На чертеже изображена функцио10 нальная схема устройства.

Устройство .содержит генератор 1 тактовых импульсов, выход которого соединен с входом двоичного счетчика 2 с количеством разрядов 2н+4 (5 (где и — количество адресных входов контролируемой оперативной памяти), который своими выходами подключен к дешифратору 3, к адресному мультиплексору 4, к первому и второму входам сумматора: 5 по модулю два, к входу " Запись-чтение " контролируемой оперативной памяти б, с которым также соединен управляющий вход адресного мультиплексора 4..

Выход оперативной памяти 6 соединен с информационным входом анализатора 7 сигналов, синхровход которого связан .с выходом генератора 1 тактовых импульсов, а вход "Стартк стоп его подключен. к старшему разряду двоичного счетчика 2, а также к второму входу сумматора 5 по модулю два. Выход сумматора 5 по модулк1 два подключен к входу данных оперативной памяти б . Конструктивно устЗэ ройство выполнено так, что ОЗУ соеди няется с элементами устройства и анализатором 7 сигналов с помощью интерфейсной коммутационной матрицы

8 различной для различных цоколевок

4g корпусов (показана пунктиром) . Выход дешифратора подключен к входу

"Разрешение выборки", а выходы мультиплексора - к адресным входам оперативной памяти б. Выход оператив4 ной памяти б, а также все выходы элементов, подключенные к контролируемой оперативной памяти б, являются выходами устройства.

Устройство работает следующим об50 р

Генератор 1 запускает счетчик 2, который, работая в режиме непрерывного пересчета, с помощью выходов разрядов "0" и "1" и дешифратора 3 вырабатывает следующие друг за друroM разряды дешифрируемых статусов 0", "1", "2", "3" длительностью каждый по такту (периоду) синхросигнала и имеющих активными нулевые значения. Один из этих сигналов

60 статус " 2" используется в качестве сигнала разрешения выборки контро лируемой оперативной памяти 6. Такое формирование сигнала разрешения выборки гарантирует, что его

65 переключения имеют место внутри

1053164

ВНИИПИ Заказ 8882/50 Тираж 594 Подписное

Филиал ППП "Патент", r.Óæãîðîä,óë.Ïðîåêòíàÿ,4 сигнала "Чтение-запись" и после переключения адресов.

Адресная группа с четвертого по (n+3) разряды двоичного счетчика 2 является высокочастотной, а адресная группа с разряда (Ii+4) по разряд (2n+3) является низкочастотной.

Выход второго разряда двоичного счетчика 2 управляет переключением низкочастотной и высокочастотной адресных групп счетчика 2, которые мультиплексором 4 коммутируются на адресные входы контролируемой оперативной памяти 6, он.же управляет входом ."Запись-чтение." оперативной памяти 6.

Выход третьего разряда двоично-. го счетчика 2 соединен с первьм входом сумматора 5 по модулю два, выход которого подается на вход данных оперативной памяти 6. Такое. подключение входа данных оперативной памяти 6 обеспечивает смену информации при каждом очередном сигнале записи. Второй вход сумматора 5 по модулю два подключается к старшему (2п+4) разряду двоичного счетчика 2, что обусловливает смену данных во второй половине теста (r.е. в первой половине теста данные меняются с единицы .на ноль, а во второй - с ноля на единицу)..

Согласно тесту в матрицу опера-. тивной памяти запись всегда производится по текущим адресам, устанавливаемым низкочастотной адресной группой.

Выход контролируемой оперативной памяти 6 подается на информацион> ный вход используемого в качестве анализатора сигналов сигнатурного. анализатора 7 (3) . Вход Старт-стоп" анализатора 7 управляется от старшего разряда счетчика 2, а синхро10 вход получает сигналы синхронизации от генератора 1 тактовых импульсов.

Использование сигнатурного анализатора. 7 обеспечивает воэможность контроля выходных реакций оператив35 ной памяти 6 не только во время считывания, но что особенно существенно, при.всех возможных состо. яниях"таблицы истинности оперативной памяти 6, а именно при запрете чтения, при запрете записи, при разрешении записи, при разрешении чтения.,Имеющая место избыточность особого значения не имеет в связи с применением сигнатурного анализа, 2 обеспечивающего сжатие двоичной информации произвольной .. длины с весьма высокой достоверHOCTblO °

Применение устройства позволит

Зо уменьшить затраты на аппаратуру контроля, повысить достоверность контроля.