Секционный микропроцессор

 

1. СЕКЦИОННЫЙ МИКРОПРОЦЕССОР , содержащий блок памяти микрокоманд , регистр микрокоманд, мультиплексор логических условий, операционный блок, состоящий из h -операционных секций { п J 2, блок микропрограммного управления, состоящий из ц секций микропрограммного управления , первый управляющий вход каждой из которых соединен с первым информационным выходом регистра микрокоманд , вход синхронизации которого соединен с входами синхронизации операционных секций, секций . микропрограммного управления и с входом синхронизации микропроцессора , информационные входы первой и h -и секций микропрограммного управления соединены соответственно с первым и ( п-1)-м выходами первой группы информационных выходов регистра микрокоманд, информационные входы первой и я -и операционных секций соединены соответственно с первым и ( п-1)-м входами группы информационных входов микропроцессора , входы признаков первой секции микропрограммного управления и первой операционной секцией соединены соответственно с выходом мультиплексора логических условий и с вторым информационным выходом регистра микрокоманд , вторая группа идформационных выходов которого соединена с Группами входов кода микроопераций операционных секций, управляющий вход мультиплексора логических условий соединен с третьим информационным выходом регистра микрокоманд, группа информационных входов которого соединена с группой информационных выходов блока памяти микрокоманд вход начальной установки микропроцессора соединен с вторыми управляющими входами секций-микропрограммного управления, о т л и ч а ю щ и и с я тем, что, с целью повы-г : шения надежности. в него введены дешифратор, счетчик и сдвиговый регистр , в операционный блок введены (п-1) выходных мультиплексоров, (/) п межсекционных мультиплексоров и (и-2) входных мультиплексоров, а в блок микропрограммного управления введены (n-l) выходных мультиплексоров , (h-1) межсекционных мультиплексоров и { h-2) входных мультиплексоров , причем выходы выходных мультиплексоров операционного блока соединены с информационными выходами микропроцессора и с входами дешифратора , управляющий вход которого соединен с четвертым информационным выходом регистра микрокоманд, первый информационный вход каждого -го ( - 1,2, . . .(ц-2) выходного | мультиплексора операционного блока | соединен с вторым информационным вхо дом (л +1)-го выходного мультиплек ,сора операционного блока и с инфор мационным выходом (+1)-й операционной секции, второй информационный вход первого выходного мультиплексора операционного блока соединен с информационным выходом первой операционной секции, первый информационный вход (fi -1)-го выходного мультиплексора операционного блока соединен с инфОЕ 1ационным выходом П -и

СОЮЗ СОВЕТСНИХ

СОЦИАДИСТИЧЕСКИХ . РЕСПУБЛИН (19) . (11) 3(51) G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (21) 3468226/18-24 (22) 28.05.82 (53) 681.325(088.8) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К ABTOPCHOIVIV СВИДЕТЕЛЬСТВ/ (46) 23.12.83. Бюл. Р 47 (72) Д.В. Полонский и IO.Я. Пушкарев (56) 1. „ Elektronic Design,.1978, v. 26, Р 8, р. 74-81. 2. „EDN ", 1978, ч. 23, Р 3, р.. 53-81 прототип (54)(57) 1. СЕКЦИОННЫЙ МИКРОПРОЦЕССОР, содержащий блок памяти микрокоманд, регистр микрокоманц, мультиплексор логических условий, операционный блок, состоящий из )) -операционных секций (() 3 2), блок микропрограммного управления, состоящий из rl секций микропрограммного управления, первый управляющий вход каждой из которых соединен с первьпл информационным выходом регистра микрокоманд, вход синхронизации которого соединен с входами синхрониза.— ции операционных секций, секций микропрограммного управления и с входом синхронизации микропроцессора, информационные входы первой и

И -й секций микропрограммного управлений соединены соответственно с первым и (и -1) -)л выходами первой группы информационных выходов регистра микрокоманд, информационные входы первой и )) --й операционных секций соединены соответственно с первым и (n -1) -м входами группы информационных входов микропроцессора, входы признаков первой секции гликропрограммного управления и первой операционной секции соединены соответственно с выходом мультиплексора логических условий и с вторым информационным выходом регистра микрокоманд вторая группа информационных выходов которого соединена с группами входов кода микроопераций операционных секций, управляющий вход мультиплексора логических ус.ловий соединен с третьим информационным выходом регистра микрокоманд, группа информационных входов которого соединена с группой информационных выходов блока памяти микрокоманд, вход начальной установки микропроцессора соединен с вторыми управляющими входами секций микропрограммного управления, о т л и ч а ю шийся тем, что, с целью повы-,,шения надежности. в него введены дешифратор, счетчик и сдвиговый pe= Е гистр, в операционный блок введенЫ (il-11 выхалхых ыулввиплехаавав,, (/) и межсекционных мультиплексоров и (1) -2) входных мультиплексоров, а в С блок микропрограммного управления введены (n-1) выходных мультиплексоров, (h -1) >.ежсекционных мультиплексоров и (-2) входных мультиплексоров, причем выходы выходных мультиплексоров операционного блока соединены с информационными выходами микропроцессора и с входами дешифратора, управляющий вход которого соединен с четвертым информационным выходом регистра микрокоманд, первый информационный вход каждого л -го (» = 1,2,... ()) -2) выходного мультиплексора операционного блока соединен с вторым информационным вхо) дом (< +1)-ro выходного мультиплек,сора операционного блока и с информационным выходом ((+1}-й операци- М онной секции, второй информационный вход первого выходного мультиплексора операционного блока соединен с информационным выходом первой операционной секции, первый информационный вход ()) -1) -го выходного мультиплексора операционного блока соединен с информационным выходом )I --й

1062711 операционной секции, управляющий пход каждого j -го (2,3, >> -2) выходного мультиплексора операционного блока соединен с ) -и выходом первой группы и информационных выходов сдвигового регистра, с первы>л управляющим входом (» +1) -го ме>ксекционного мультиплексора операционного блока, с вторым управляющим входом j -ro межсекционного мультиплексора операционного блока и с управляющим входом (j -1} -го входного мультиплексора операционного блока, управляющий вход первого выходного мультиплексора операционного блока соединен с управляющим входом первого и с первым управляющим входом второго межсекционных мультиплексоров операционного блока и с первым выходом первой группы

И информационных выходов сдвигового регистра, управляющий вход (и -11 -го выходного мультиплексора операционного блока соединен с вторым управляющим входом (p--.1) -ro межсекционного мультиплексора операционного блока, с управляющим входом (и -2) -ro входного мультиплексора операционного блока и с (n -1) -м выходом первой группы информационных выходов регистра сдвига, 1 -й выход первой группы и информационных выходов которого соединен с управляющим входом И -ro межсекционного мультиплексора операци-> онного блока, первый информационный вход каждого i -ro и второй информационный вход каждого (i +1) -ro межсекционных мультиплексоров операционного блока соединен с выходом признаков -й операционной секции, второй информационный вход первого межсекционного мультиплексора операционного блока соединен с входом признаков первой операционной секции,, первый информационный вход >> -го межсекционного мультиплексора операционного блока соединен с выходом признаков п -й операционной секции, выход каждого к -ro (k — 1,2,..., tl -1) межсекционного мультиплексора операционного блока соединен с входом признаков (к +1) -й операционной секции, выход и -го межсекционного мультиплексора операционного блока соединен с информационным входом мультиплексора логических условий, выход каждого 1 --ro входного мультиплексора операционного блока соединен с информационным входом (» +1) -й операционной секции, первый информационный вход каждого щ -го m= 1,2,..., n -3) и второй информационный вход каждого (m+1) -го входных мультиплексоров операционного блока соединены с (m +1) -м входом группы информационных входов микпропроцессора, второй информационный вход первого и первый информационный вход (n --2) -го входных мультиплексоров операционного блока соединены соответственно с вторым и с (И -1) -м входами группы информационных входов микропроцессора, выходы выходных мультиплексоров блока микропрограммного управления соединены с адресными входами блока памяти микрокоманд, первый информаци-. онный вход каждого < -ro и второй информационный вход каждого (i +1) -го выходных мультиплексоров блока микропрограммного управления соединены с информационным выходом (» +1) -й секции микропрограммного управления, второй информационный вход первого выходного мультиплексора блока микропрограъжного управ" ления соединен с информационным выходом первой секции микпропрограммного управления, первый информационный вход (И -1)-го выходного мультиплексора блока микропрограммного управления соединен с информационным выходом > -й секции микропрограммного управления, управляющий вход каждого 4 -го выходного мультиплексора блока микропрограммного управления соединен с -м выходом второй группы (n -1) информационных выходов сдвигового регистра, с первым управляющим входом (jwf)-го межсекционного мультиплексора блока микропрограммного управления, со вторым управляющим входом -ro межсекционного мультиплексора блока микропрограммного управления и с управляющим входом (j -1}-ro входного мультиплексора блока микропрограммного управления, управляющий вход первого выходного мультиплексора блока микропрограммного управления соединен с управляющим входом первого и с первым управпвющим входом второго межсекционных мультиплексоров блока микропрограммного управления и с первым выходом второй группы (n -1) информационных выходов сдвигового регистра, управляющий вход (п -1) -ro выходного мультиплексора блока микропрограммного управления соединен с вторым управляющим входом (n -1)-го межсекцион-. ного мультиплексора блока микропрограммного управления, с управляющим входом (n -2);го входного мультиплексора блока микропрограммного управления и с (n-1) -м выходом второй группы (n -1) информационных выходов сдвигового регистра, первый информационный вход, j -го и второй информационный вход (j +1) -го межсекционного мультиплексоров блока мик-. ропрограммного управления соединены с выходом признаков < -й секции микропрограммного управления, второй информационный вход первого

1062711 и первый информационный вход (h -1)-ro межсекционных мультиплексоров блока микропрограммного управления соединены соответственно с входом признаков первой секции микропрограммного управления и с выходом признаков (q -1) -й секции микропрограммного управления, выход К -ro межсекционного мультиплексора блока микропрограммного управления соединен с входом признака (к +1) -й секции микропрограммного управления, выход каждого » -го входного мультиплексора блока микропрограммного управления соединен с информационным входом (» +11-й секции микропрограммного управления, первый информационный вход каждого И -го и второй информационный вход каждого (N +11-го входных мультиплексоров блока микропрограммного управления соединены с (в +1) -м входом первой группы информационных выходов регистра микрокоманд, второй информационный первого и первый информационный входы (д -2) -го входных мультиплексоров блока микропрограм- а много управления соединены соответственно с вторым и с (n -1 -и входами первой группы информационных выходов регистра микрокоманд, выход дешифратора соединен с входом сброса счетчика, установочный вход которого соединен с входом начальной установки микропроцессора и с установочным входом сдвигового регистра, вход синхронизации которого соеди- нен с третьими управляющими входами секций микропрограммного управления и с выходом переполнения счетчика, счетный вход которого соединен с входом синхронизаций микропроцессора, вход управления сдвигом и выход старшего разряда сдвигового регистра подключены соответственно к шине нулевого потенциала и к выходу неисправности микропроцессора.

2, Микропроцессор по п. 1, о т— л и ч а.ю шийся тем, что, операционная секция состоит из дешифратора приемника результата, группы регистров общего назначения, мультиплексора операндов, сумматора, первого и второго блоков элементов

ИЛИ, блока элементов НЕ, Первого, второго, третьего, четвертого, пятого и шестого блоков элементов И, дешифратора операций, накапливающего сдвигового регистра, информационный вход которого соединен с информационными входами группы регистров общего назначения и с выходом второго блока элементов ИЛИ, входы которого соединены соответственно с выходами первого, второго, третьего, четвертого и пятого блоков элементов И, первые входы которых соединены соответственно с первым, вторым, третьим, четвертым и пятым выходами дешифратора операций, шестой выход которого соединен с управляющим входом накапливающего сдвигового регистра, вход синхронизации которого соединен с первым выходом дешифратора приемника результата, остальные выходы которого соединены с входами записи группы регистров общего назначения, группа информационных выходов которых соединена с группой информационных входов мультиплексора операндов, выход которого соединен с первым информационным входом сумматора, с первыми входами шестого блока элементов И и первого блока элементов .ИЛИ, вторые входы первого блока элементов ИЛИ, пятого и шестого бло ков элементов И, второй информационный вход сумматора, вход блока элементов НЕ и информационный вход накапливающего сдвигового регистра соединены с информационным входом операционной секции, вход переноса сумматора и вход сдвига накапливающего сдвигового регистра соединены с входом признаков операционной, секции, выход суьялатора соединен с

-вторым входом первого блока элементов И, выход шестого блока элементов И соединен с вторым входом второ.— го блока элементов И, выход первого блока элементов ИЛИ соединен с вторым входом третьего блока элементов И, выход блока элементов НЕ соединен с вторым входом четвертого блока элементов И, вход дешифратора операций, управляющий вход мультиплексора операндов, вход дешифратора приемника результата соединены соответственно с входами группы входов кода микроопераций операционной секции, информационный вход мультиплексора операндов соединен с информационным входом процессорной секции, управляющий вход дешифратора приемника результата соединен с входом синхронизации процессорной секции, выход переноса сумматора и выход старшего разряда накапливающего сдвигового регистра соединены с выходом признаков операционной секции.

3. Микропроцессор по п. 1, о тл и ч а ю шийся тем, что секция микропрограммного управления состоит из регистра, блока элементов ИЛИ, первого и второго блоков элементов И, сумматора, выход которого соединен с первым входом первого блока элементов И, второй вход которого соединен с нулевым входом второго блока элементов И и с первым управляющим входом секции, первый вход сумматора подключен к шине нулевого потенциала, второй вход сумматора соединен с информа: ционным входом секции и с единичным

1062711 входом второго блока элементов И, выход которого подключен к первому входу блока элементов ИЛИ, второй вход .которого соединен с выходом первого блока элементов И, выход блока элементов ИЛИ соединен с информационным входом регистра, выход которого соединен с информационным выходом секции, вход установки в

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в системах управления повышенной надежности.

Известен микропроцессор, содержащий секционный операционный блок микропрограммного управления, блок памяти микрокоманд, регистр микрокоманд (1) .

Недостатком данного устройства . является низкая надежность.

Наиболее близким по технической сущности является секционный микропроцессор, содержащий блок памяти микрокоманд, регистр микрокоманд, мультиплексор логических условий, операционный блок, состоящий иэ

И -операционных секций (П 2}, блок микропрограммного управления, состоящий из секций микропрограммного управления,. первый управляющий вход, каждый из которых соединен с первым информационным выходом регистра микрокоманд, вход синхронизации которого соединен с входами синхронизации операционных секций, секций микропрограммного управления и с входом синхронизации микропроцессора, информационные входы первой и И -й секций микропрограммного

- управления соединены соответственно с первым и (h -1) -м выходами первой группы инфорщационных выходов регист. ра микрокоманд, информационные входы первой и -й операционных секций соединены соответственно с первым и (и -1) -м входами группы информационных входов микропроцессора, входы признаков первой секции микро программного управления и первой операционной секции соединены соответственно с выходом мультиплексора логических условий и с вторым информационным выходом регистра микрокоманд, вторая группа информационных выходов которого соединена с группами входов кода микроопераций операционных секций, управляющий вход мультиплексора логических условий единицу, вход установки в ноль и вход синхронизации регистра соединены соответственно с вторым управляющим входом, с третьим управляющим входом и с входом синхронизации секции, вход и выход переноса сумматора соединены соответственно с входом и выходом признаков секции. соединен с третьим информационным выходом регистра микрокоранд, группа информационных входов которого соединена с группой .. информационных выходов блока памяти микрокоманд, вход начальной установки мик ропроцессора соединен с вторыми управляющими входами секций микропрограммного управления (2) .

Недостатком данного микропроцессора является низкая надежность, обусловленная тем, что в случае вы.хода нз строя хотя бы одной микропроцессорной секции все устройство оказывается неработоспособным.

Целью изобретения является ïîâûшение надежности устройства.

Поставленная цель достигается тем, что в секционный микропроцессор, О содержащий блок памяти микрокоманд, регистр микрокоманд, мультиплексор логических условий, операционный блок, состоящий иэ И -операционных секций (g > 2), блок микропрограммного управления, состоящий иэ l1 секций микропрограммного управления, первый управляющий вход каждой из которых соединен с первым информационным выходом регистра микрокоманд, вход синхронизации которопо соедиЗО нен с входами синхронизации опера ционных секций, секций микропрограммного управления и с входом синхронизации микропроцессора, информационные входы первой и t1 -й сек35 ций микропрограммного управления соединены соответственно с первым .и (и -1) -м выходами первой группы информационных выходов регистра микрокоманд, информационные входы

4р первой и ц -й операционных секций соединены соответственно с первым и (n -1) -м. входами группы информационных входов микропроцессора, входы признаков первой секции микро45 программного управления и первой операционной секции соединены соот,ветственно с выходом мультиплексора логических условий и с вторым информационным выходом регистра мик1062711 рокоманд, вторая группа информационных выходов которого соединена с группами входов кода микроопераций операционных секций, управляющий

- вход мультиплексора логических условий соединен с третьим информа- .5 ционным выходом регистра микрокоманд, группа информационных входов которого соединена с группой информационных выходов блока памяти мик рокоманд, вход начальной установки 10 микропроцессора соединен с вторыми управляющими входами секций микропрограммного управления, введены дешифратор, счетчик и сдвиговый регистр, в операционный блок введе- f5 ны (И -1) выходных мультиплексоров, П межсекционных мультиплексоров и (И -2) входных мультиплексоров, а в блок микропрограммного управления введены (и -1) выходных мультиплексоров, (>> -1) ме>ксекционных мультиплексоров и (>>-2) входных мультиплексоров, причем выходы выходных мультиплексоров операционного блока соединены с информационными выходами микропроцессора и с входами дешифратора, управляющий вход которого соединен с четвертым информационным выходом регистра макрокоманд, первый информационный вход каждого j -го (= 1, 2,..., h -2) выходного мультиплексора операционного блока соединен с вторым информационным входом { +1)-ro выход ного мультиплексора операционного блока и с информационным выходом (q +1)-й операционной секции, второй информационный вход первого выходного мультиплексора операционного блока соединен с инфорМационным выходом первой операционной секции, 40 первый информационный вход (n -1) -го выходного мультиплексора операционного блока соединен с информационным выходом И -й операционной секции, управляющий вход каждого -го 45 (=2,3,..., P -2) выходного мультиплексора операционного блока соединен с ) ->л выходом первой группы информационных выходов сдвигового регистра, с первым управляющим входом (1 +1) -го межсекционного мультиплексора операционного блока, с вторым управляющим входом -го межсекционного мультиплексора операционного блока и с управляющим входом (y -1) -ro входного мультиплексора операционного блока, управляющий вход первого выходного мультиплексора операционного блока соединен с управляющим входом первого и с первым управляющим входом второ- 60 го межсекционного мультиплексора операционного блока и с первым выходом первой группы информационных выходов сдвигового регистра, управляющий вход (» -1)-ro 65, выходного мультиплексора операцио>-ного блока соединен с вторым управляющим входом (tt-1)-го межсекционного мультиплексора операционного блока, с управляющим входом (и -2> -го входного мультиплексора операционного блока и с (Ь-1) -м выходом первой группы информационных выходов регистра сдвига, -й выход первой группы Yl информационных выходов которого соединен с управляющим входом И -го межсекционного мультиплексора операционного блока, первый информационный вход каждого

1 -го и второй информационный вход каждого (j +1)-го межсекционных мультиплексоров операционного блока соединены с выходом признаков -й операционной секции, второй информационный вход первого межсекционного мультиплексора операционного блока соединен с входом признаков первой операционной секции, первый информационный вход Ь -го межсекционного мультиплексора операционного блока соединен с выходом признаков -й операционной секции, выход каждого

k -ro (k „-1,2,..., >> -1) ме>ксек-ционного мультиплексора операционного блока соединен с входом признаков (k +1) -й операционной секции, выход ц -го межсекционного мультиплексора операционного блока соединен с информационным входом мультиплексора логических условий, выход каждого л -го входного мультиплексора операционного блока соединен с информационным входом (+1) -й операционной секции, первый информационный вход каждого

>» -ro {»>=1,2,..., И -3) и второй информационный вход каждого (t»+1) -го входных мультиплексоров операционного блока соединены с (щ +1) -м входом группы информационных входов микропроцессора, второй информационный вход первого и первый информационный вход (п -2)-ro входных мультиплексоров операционного блока соединены соответственно с вторым и с (h-1) -м входами группы информационных входов микропроцессора„ выходы выходных мультиплексоров блока микропрограммного управления соединены с адресными входами блока памяти микрокоманд, первый информациднный вход каждого -го и второй информационный вход каждого (л +1) -ro выходных мультиплексоров блока микропрограммного управления соединены с информационным выходом (j +1) -й секции. микропрограммного управления, второй информационный вход первого выходного мультиплексора блока микропрограммного управления соединен с информационным выходом первой секции микропрограммного управления, первый информаци»

1062711 онный вход (ц -1)-ro выходного мультиплексора блока микропрограммного управления соединен с информационным выходом q -й секции микропрограммного управления, управляющий вход каждого -ro выходного мультиплексора блока микропрограммного управления соединен с -м выходом второй группы (n -1) информационных выходов сдвигового регистра, с первым управляющим входом (j +1) -го межсекционного мультиплексора блока микропрограммного управления, с вторым управляющим входом -го межсекционного мультиплексора блока микропрограммного управления и с .15 управляющим входом (j -1)-го вход- ного мультиплексора блока микропрограммного управления, управляющий вход первого выходного мультиплексора блока микропрограммного управления соединен с управляющим входом первого и с первым управляющим входом второго межсекционных мультиплексоров блока микропрограммного управленкя и с первым выходом второй группы (n -1) информационных выходов сдвкгового регистра, управляющий вход (И -1) -го выходного мультиплексора блока микропрограммного управления соединен с вторым управляющим входом (h -1)-го межсекционного мультиплексора блока микропрограммного управления, с управляющим входом (и -2) -го входного мультиплексора блока мккропрограммного управления и с (и -1)-м выходом второй группы (h-1) информационных выходов сдвигового регистра, первый информационный вход -го и второй информационный вход (1 +1 )-го межсекционных мультиплексоров блока микро 40 программного управления соединены с выходом признаков 1 -й секции микропрограммного управления, еТороА информационный вход первого,и первый информационный вход (tl -1) -го 45 межсекционных мультиплексоров блока микропрограммного управления соединены соответственно с входом при-. знаков первой секции микропрограммного управления и с выходом признаков (Л -1) -й секции микропрограммного управления, выход k -ro межсекцконного мультиплексора блока микропрограммного управления соединен с входом признака (1< +1) -й секции ммного управлени каждого л -ro входного мультиплексора блока микропрограммного управления соединен с информационным входом (< +1) -й секции микропрограммного управления, первый информаци- 60

° онный вход каждого 9 -го и второй информационный вход каждого (ги+1)-го входных мультиплексоров блока микропрограммного управления соединены с (т +1) -и входом первой группы 65 информационных выходов регистра мккрокогланд, второй информационный первого и первый информационный входы (h -2)-го входных мультиплексоров блока микропрограммного управления соединены соответственно с вторым и с (И -1) -л входами первой группы информационных выходов регистра микрокоманд, выход дешифратора соединен с входом сброса счетчика, установочный вход которого соединен с входом начальной установки микропроцессора и с установочным входом сдвигового регистра, вход синхронизации которого соединен с третьими управляющими входами секций микропрограммного управления.и с выходом переполнения счетчика, счетный вход которого соединен с входом синхронизации микропроцессора, вход управления сдвигом и выход старшего разряда сдвигового регистра подключены соответственно к шине нулевого потенциала и к выходу неисправности микропроцессора.

Кроме того, операционная секция состоит из дешифратора- приемника результата группы регистров общего назначения, мультиплексора операндов, сумматора, первого и второго блоков элементов ИЛИ, блока элементов НЕ, первого, второго, третьего, четвертого, пятого и шестого блоков элементов И, дешифратора операций, накапливающего сдвигового регистра, информационный вход которого соединен с информационными входами группы регистров общего назначения и с выходом второго блока элементов

ИЛИ, входы которого соединены соответственно с выходами первого,,второго, третьего, четвертого и пятого

I блоков элементов И, первые входы которых соединены соответственно с первыч, вторым, третьим, четвертым и пятым выходами дешифратора операций, шестой выход которого соединен с управляющим входом накапливающего сдвигового регистра, вход синхронизации которого соединен с первым выходом дешифратора приемника результата, остальные выходы которого соединены с входами записи группы регистров общего назначения, группа информационных выходов соединена с группой информационных входов муль. ткплексора операндов, выход которого соединен с первым информационным входом сумматора, с первыми входами шестого блока элементов И и первого блока элементов ИЛИ, вторые входы первого блока элементов ИЛИ, пятого и шестого блоков элементов

И, второй информационный вход сумматора, вход блока элементов НЕ и информационный вход накапливающего сдвигового регистра соединены с информационным входом операционной

1062711

При таком решении микропроцессор, кроме основных рабочих секций, содержит одну резервную. В случае выхода из строя одной иэ рабочих секций, устройство самостоятельно обнаруживает вышедшую из строя секцию и подключает вместо нее резервную.

65 секции, вход переноса сумматора и вход, сдвига. накапливающего сдвигового регистра соединены с входом признаков операционной секции, выход сумматора соединен с вторым входом первого блока элементов И, выход 5 шестого блока элементов И соединен

-с вторым входом второго блока элементов И, выход первого блока элементов ИЛИ соединен с вторым входом третьего блока элементов И, выход 10 блока элементов НЕ соединен с вторым входом четвертого блока элементов

И, вход дешифратора операций, управляющий вход мультиплексора операндов, вход дешифратора приемника ре- 5 зультата соединены соответственно с входами группы входов кода микроопераций операционной секции, информационный вход мультиплексора операндов соединен с информационньпл входом процессорной секции, управляющий вход дешифратора приемника результата соединен с входом синхронизации процессорной секции, выход переноса сумматора и выход старшего разряда накапливающего сдвигового регистра соединены с выходом признаков операционной секции.

Причем секция микропрограммного управления состоит из регистра, блока элементов ИЛИ, первого и вторс>го блоков элементов И, сумматора, выход которого соединен с первым входом первого блока элементов И, второй вход которого соединен с нулевым входом второго блока элементов И и с З5 первым управляющим входом секции, первый вход сумматора подключен к шине нулевого потенциала, второй вход сумматора соединен с информационньпл входом секции и с единичным 4Q входом второго блока элементов И, выход которого подключен к первому входу блока элементов ИЛИ, второй вход которого соединен с выходом первого блока элементов И, выход блока элементов ИЛИ соединен с информационным входом регистра, выход которого соединен с информационным выходом секции, вход установки в единицу, вход установки в ноль и вход синхронизации регистра соединены соответственно с вторым управляющим входом, с третьим управляющим входом и с входом синхронизации секции, вход и выход переноса сумматора соединены соответственно с входом и выходом признаков секции.

«!а фиг. 1 изобра>кена схема устройства; на фиг. 2 — схема операционной секции) на фиг. 3 — схема секции микропрограммного управления; на фиг. 4 — схема входного мультиплексора, на фиг. 5 — схема межсекционного мультиплексорами на фиг. б схема мультиплексора логических условий.

Микропроцессор содер>кит блок 1 памяти микрокоманд, регистр 2 микрокоманд, блок 3 микропрограммного управления, операционный блок 4, мультиплексор 5 логических условий.

Блок. микропрограммного управления включает группу секций б микропрограммного управления, группу входных 7, группу выходных 8 и группу .межсекционных 9 мультиплексоров.

Операционный блок 4 содержит группу операционных секций .1-0, а также группы входных 11, выходных

12 и межсекционных 13 мультиплексоров. Кроме того, микропрсцессор содержит дешифратор 14, счетчик 15, сдвиговый регистр 16, группу информационных входов 17, группу информационных выходов 18, вход 19 синхро-низации, вход 20 начальной установки и выход 21 неисправности.

Операционная секция 10 (фиг. 2) содержит группу 22 регистров общего назначения, дешифратор 23 приемника результата, дешифратор 24 опе- . раций, накапливающий сдвиговый регистр 25, мультиплексор 26 операндов, сумматор 27, шестой блок 28 элементов И, первый блок 29 элементов ИЛИ, блок 30 элементов HE первый 31, второй 32, третий 33, четвертый 34, пятый 35 блоки элементов И, второй 36 блок элементов ИЛИ.

Секция б микропрограммного управления (фиг. 3) содержит регистр 37, суматор 38, второй 39 и первый 40 блоки элементов И, блок 41 элементов ИЛИ.

Входной мультиплексор 7 схема ко-. торого показана на фиг. 4, содержит первый 42 и второй 43 блоки элементов И, блок 44 элементов ИЛИ.

Схема входного мультиплексора 11 и схемы выходных мультиплексоров 8 и 12 аналогичны схеме входного мультиплексора 7.

Межсекционный мультиплексор (фиг. 5} содержит первый 45 и второй 46 блоки элементов И, блок 47 элементов ИЛИ и блок 48 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ.

Схема межсекционного мультиплексора 13 аналогична схеме межсекционного мультиплексора 9.

Схемы первого и последнего межсекционного мультиплексоров 13 и первого межсекционного мультиплексора 9 аналогичны схеме входного муль-, типлексора 7.

1062711

55

Мультиплексор 5 логических условий (фиг. 6) содержит группу элемен- тов И 49, элемент ИЛИ 50 и дешифратор 51.

Схема мультиплексора 26 операндов аналогична схеме мультиплексора 5 логических условий, только вместо элементов И и ИЛИ используются блоки элементов И и ИЛИ.

Микропроцессор работает следующим образом.

На вход 20 устройства подается сигнал начальной установки, по которому сдвиговый регистр 16 устанавливается в единичное состояние, а регистр 37 и счетчик 15 устанавлива- 15 ются в ноль. По единичному значению сигналов с выхода сдвигового регистра 16 фиксируется следующая конфигурация устройства. Выходные мультиплексоры 8 и 12 подключают на 20 группу выходов 18 устройства и на выходы блока 3 микропрограммного управления сигналы с выходов соответствующих секций 10 и б. Межсекционные мультиплексоры 9 и 13 подключают последовательно сигналы с выходов признаков соответствующих секций б и 10 на входы признаков последующих секций. Первые межсекционные мультиплексоры 9 и 13 подключают на входы признаков вторых секций б и 10 сигналы с выходов, соответственно, мультиплексора 5 логических условий и регистрн 2 микрокоманд. Входные мультиплексоры

7 и 11 подключают информационные коды на информационные входы соответствующих секций 6 и 10.

При таком подключении первые секции б и 10 не участвуют в работе устройства и выступают в роли резервных.40

По адресу,. формируемому блоком 3 микропрограммного управления, из блока 1 памяти микрокоманд считывается соответствующая микрокоманда.

При поступлении сигнала синхронизации на вход 19 устройства микрокоманда заносится в регистр 2 микрокоманд. Адрес следующей микрокоманды формируется по адресной части текущей микрокоманды, поступающей с адресных выходов регистра 2 микрокоманд через группу входных мультиплексоров 7 на информационные входы секции б. Битом управления микрокоманд, поступающим с первого информационного выхода регистра 2, на первый управляющий вход секций 6 задается тип перехода. Если задается безусловный переход (бит управления равен нулю), то открывается блок элементов И 40 и адрес следующей мик- 60 рокоманды формируется непосредственно из адресной части текущей микрокоманды. В случае, если задается условный переход (бит управления равен единице), блок элементов И 40 65 закрывается, а блок элементов И 39 открывается. Адрес следующей микрокоманды при этом модифицируется в зависимости от значения сигнала, поступающего на вход переноса сумматора 38. На вход переноса сумматора

38 на второй секции б поступает через межсекционный мультиплексор 9 сигнал условия с выхода мультиплексора 5 логических условий. При равенстве сигнала условия единице во второй секции б к значению адресной части микрокоманды сумматор 38 прибавляет единицу. Если при этом возникает переполнение сумматора 38, сигнал с выхода переноса сумматора 38 передается к следующей секции б. Условие, по которому выполняется условный переход, определяется номером, поступающим с третьего информационного выхода регистра 2 микрокоманд на управляющий вход мультиплексора 5 логических условий. В зависимости от значения номера дешифратор 51 вырабатывает единичный сигнал на одном из своих выходов, в результате чего сигнал соответствующего условия передается через элементы И 49 и ИЛИ 50 на выход мультиплексора 5 логических условий.

Операционный блок 4 выполняет различные арифметико-логические и сдвиговые операции в зависимости от значения операционной части микрокоманды, поступающей с второй группы выходов регистра 2 микрокоманд на группу входов кода микроопераций секций 10. Операционная часть микрокоманды содержит три поля: поле orieраций, поле операнда и поле приемника результата. В операционной секции

10 операции выполняются над двумя операндами, один из которых находится в накапливающем сдвиговом регистре 25, а второй поступает с выхода мультиплексора 26 операндов. Выбор второго операнда мультиплексор 26 операндов производит в соответствии со значением поля операнда операционной части микрокоманды. На выходах сумматора 27 и блоков элементов И 28, ИЛИ 29 и НЕ 30 формируется значение результата соответствующей операции. В зависимости от значения поля операций на одном из выходов дешифратора 24 операций вырабатывается единичный сигнал, по которому результат соответствующей операции передается через один из блоков 31, 32, 33, 34 и 35 элементов И и блок 36 элементов ИЛИ на инфорФИ.— ционные входы регистров 22 и накапливающего сдвигового регистра 25.

По сигналу синхронизации на входе 19 устройства дешифратор 23 приемника результата вырабатывает единичный сигнал на одном иэ своих выходов в зависимости от значения кода в

1062711

60 поле Приемника результата. По этому сигналу результат операции заносится в соответствующий приемник. Сдвиговая операция задается единичным сигналом, поступающим с первого выхода дешифратора 24 операций на управляющий вход накапливающеГо сдвиго-вого регистра 25..Входной сдвиг и входной перенос задаются в поле микрокоманды. Значение этого поля выдается со второго информационного 10 выхода регистра 2 микрокоманд.

В процессе работы устройства по ходу выполнения основной программы операционный блок 4 в характерных точках микропрограммы производит 15 вычисление контрольной суммы (например, путем циклического сложения определенного кода) и сохраняет ее в одном иэ регистров 22. В определенной точке микропрограммы опера- 20 ционннй блок 4 выдает код контрольной суммы на свой выход 18. При этом бит управления, поступающий с четвертого информационного выхода регистра 2 микрокоманд на управляющий вход дешифратора 14, имеет еди- @ ничное значение. При соответствии кода контрольной суммы заданному значению на выходе дешифратора 14 вырабатывается единичный сигнал, по которому счетчик 15 устанавливается в нуль. После этого работа устройства продолжается аналогично описанной, а счетчик 15 продолжает счет по сигналам синхронизации с нулевого значения. 35

Если по какой-то причине (неправильное вычисление контрольной суммы, несовпадение момента выдачи контрольной суммы с битом стробирования дешифратора 14 и др.) счетчик 15 не 40 устанавливается в ноль, это свидетельствует о сбойной ситуации в работе микропроцессора. Одной из наиболее вероятных причин сбойной ситуации может быть выход из строя одной 45 из микропроцессорных секций б или 10.

В результате сбоя содержимое счетчика 15 переполняется, и на его выходе переполнения вырабатывается единичный сигнал. По этому сигналу производится сдвиг на один разряд содержимого сдвигового регистра 16, в результате чего значение младшего разряда сдвигового регистра 16 принимает нулевое значение. Кроме сигналом с выхода пер ния счетчика 15 устанавливается в ноль регистр 37. В результате изменения кода на выходе сдвигового регистра 16 изменяется конфигурация устройства. По нулевому сигналу с выхода младшего разряда сдвигового регистра 16 первый выходной мультиплексор 8 подключает на выход блока 3 микропрограммного управления сигнал с выхода первой (резервной) секции б. Аналогично первый межсекционный мультиплексор 9 передает на вход признаков второй секции б сигнал с выхода признаков первой секции б. Кроме того, сигнал с выхода признаков первой секции б подключает второй межсекционный мультиплексор 9 на вход признаков третьей секции б. В результате указанных переключений вместо второй секции б в работу вступает первая секция б, и микропроцессор начинает работу с исходной точки °

Если в результате такой переконфигурации устройства сбойная ситуация не устраняется, аналогично по сигналу с выхода переноса счетчика.

15 производится еще один сдвиг содержимого сдвигового регистра 16.

В результате этого второй выходной мультиплексор 8 подключает на свой выход сигнал с выхода второй секции б, первый входной мультиплексор

7 подключает на информационный вход второй секции б часть информацион-ного кода, соответствующего третьей секции. Второй и третий межсекционные мультиплексоры 9 подключают на входы признаков соответствующих секций 6 сигнал с выхода признаков второй секции б. Вследствие укаэанных переключений первая секция 6 оказывается подключенной вместо второй, а вторая - вместо третьей.

Третья секция б оказывается выключенной иэ работы.

Аналогичные переключения продолжаются до тех пор, пока вышедшая из строя секция не окажется выключенной из работы и сбойная ситуация устранится. В случае,.если переключение секций б не дает .необходимого результата, начинается переключение секций 10 °

Если в результате полного перебора всей секций сбойная ситуация не устраняется, на выход неисправности 21 устройства поступает сигнал с выхода сдвига сдвигового .регистра

16. Наличие этого сигнала свидетельствует о неработоспособности устройства по причине либо не связанной с выходом из строя одной иэ мйкропроцессорных секций, либо при выходе иэ строя нескольких микропроцессорных секций.

Таким образом, предлагаемый секционный микропроцессор сохраняет работоспособность при .выходе иэ строя одной иэ его секций, тем самым обладая большей надежностью по сравнению с известным.

10б2711

17

17

1062711!

Фиг S

Заказ 10219/50

Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., д. 4/5

Филиал ППП "Патент", r. Умгород, ул. Проектная, 4

Составитель lO.Ëàíöîâ

Редактор Н.Лазаренко Техред Л.Пилипенко Корректор В.Бутяга 2