Цифровой фазовый детектор

 

ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащга запоминающий регистр, цифро-аналрг юмй прео азователь и фильтр нижних частот, соединенные последовательно первый тртггер, первый блок ключей, сумматор, элемент ИЛИ, первьй и второй элементы задержг ки и делитель частоты с дробным переменньпл коэффициентом деления, состоящий из блока управления, делителя частоты и накопительно , го регистра, с информационным входом которого соединен выход для дробной части коэффнцкеита деления блока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффи1щента деления на единицу блока управления, с входами котОг рого соединены входные клеммы отношешга частот импульсных последовательностей, а вы ход для целочисленной части коэффициента делення блока управлеяяя соединен с первьм входом делителя частоты, второй вход кото рого соединен с входнЫ} клеммой первой импульсной последовательности, причем nepBtiift . вход элемента ИЛИ соединен с входной клеммой второй импульсной последовательности, а выход пе{жого триггера соединен с первым входом блока ключей, отличающий - , с я тем, что , с целью уменьшения уровня помех дробности, в него введены последовательно соединенные элемент НЕ, второй триггер, элемент И, третий триггер и второй блок ключей, причем второй вход первого блока ключей соединен с первой вхрдной клеммой отношения частот, а его выход - с первым входом сумматора, второй вход которого соединен с выходом второго блока ключей , первый вход которого соединен с выходом накопительного регистра, тактовый вход которого соединен с входной клеммой второй импульсной последовательности, а второй (Л вход второго блока ключей соединен с входом элемента НЕ и пе{шым входом первого триггера , второй вход которого соединен с входнсж клеммой второй последовательности, выход делителя частоты соедииен со свободным вхо, дом второго триггера, вход первого элемента задержки соединен с входной клеммой первой о последовательностн, а выход - с вторым вхоЭд 4 : дом элемента И, а вход второго элемента эадержкв соединен с выходом элемента ИЛИ, а выход - с тактовым входом запоминающего N0 регистра, второй вход элемента ИЛИ соединен с выходом элемента И, информационный вход, запоминающего регистра соедииен с выходом сумматора.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А

S(S1) Н 03 О 13/00 ! (J, ! !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ.(2l) 3395063/18 — 21 (22) 29.01.82 (46) 30.!2.83. Бюл. Р 48 (72) В. И. Козлов (53) 621.317.77 (088.8) . (56) .1. Патент США 1Р 3555446, кл. 331 — 16, 12 01.71.

2. Авторское свидетельство СССР. 1(879738, кл. Й 03 О 13/00; 1980. (54) (57) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащий запоминающий регистр, цифра-аналоговый преобразователь и фильтр нижних .частот, соединенные последовательно первый триггер, первый блок ключей, сумматор, элемент ИЛИ, перв и и втор и мементо держ.ки и делитель частоты с дробным переменным коэффициентом деления, состоящий из блока управления, делителя частоты и накопительно,го регистра, с информационным входам кото- рого соединен выход для дробной части коэффициента деления блока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента деления на единицу блока управления, с входами кото; .рого соединены входные клеммы отношения частот импульсных последовательностей, а пы. ход для целочисленной части коэффициента деления блока управления соединен с пер«ым входом делителя частоты, второй вход кото. рого соединен с «ходкой клеммой первой импульсной последовательности, причем пер«ый вход элемента ИЛИ соединен с входной клеммой второй. импульсной последовательности, а выход первого триггера соединен с первым входом блока ключей, о т л и ч а ю щ и и —. с я тем, что, с целью уменьшения уровня помех дробности, в него введены последовательно соединенные элемент НЕ, второй триггер, элемент И, третий триггер и второй блок ключей, причем второй вход перврго блока ключей соединен с первой вхрдной клеммой отношения частот, а его выход — с первым входом сумматора, второй вход которого соединен с выходом второго блока ключей, первый вход которого соединен с выходом накопительного регистра, тактовый вход которого средине)т с входной клеммой второй импульсной последовательности, а второй вход второго блока ключей соединен с входом элемента НЕ и первым входом первого триггера, второй вход которого соединен с входной клеммой второй последовательности, выход делителя частоты соединен со свободным вхо:-> дом второго триггера, вход первого элемента задержки соединен с входной клеммой первой последовательности, а выход — с вторым входом элемента И, а вход второго элемента задержки соединен с выходом элемента ИЛИ, а выход — с тактовым входом запоминающего регистра, второй вход элемента ИЛИ соединен с выходом элемента И, информационный вход. запоминающего регистра соединен с выходом сумматора.

1 1064421 2

Изобретение относится к радиотехнике, а держки. Выходы второго и третьего элементов именно к технике цифрового фазового детекти- задержки соединены свходами триггера,,выровання на неравных частотах, и может быть ход которого соединен с управляющим входом использовано для детектирования радиосигналов блока ключей, а. выход элемента ИЛИ соеднс угловой модуляцией, для получения сигналов 5 нен с тактирующим входом запоминающего рассогласования в системах АПЧ, для формиро- регистра. вания сетки стабильных частот в приемонере- Работа известного устройства основана на дающей и измерительной аппаратуре и в ряде, делении большей нз сравниваемых частот в других случаев. дробное число раэ N = A/В, где А и  — целые

Известно устройство цифрового фазового де- I0 числа, пропорциональные соответствующим тектирования, содержащее фазовый детектор, частотам f> и f в соответственно импульсных сумматор н делитель, в котором частоты ири- последавательностей 3 ц(т) и 3в (t), путем водят к равенству путем деления больаюй из изменения целочисленного коэффициента дених в дробное число N раз, получаемое за счет ления, Для этого импульсную последовательность чередования целочисленных козффипиентов, 15 3g(t), .полученную в результате уменьшения например, й, и Np+ 1-, Появляющаяся в ре- частоты fa,. в N pas, преобразовывают в цифзультате фазового детектирования помеха дроб- ровой код à (t), возрастающий с кажяим имности компенсируется за счет противофаэного . пульсом на величину а, равную числителю дросуммирования сигнала фазового рвссогласова- би а/В, составляиицей дробную часть козффиния с преобразованным в аналоговую форму 20 циента й, пока а (т) не достигнет значения А„, процессом накопления дробной части коэффи-; равного или большего В, после чего коэффицициента деления N (1). ент деления изменяют на единицу на время од:

Однако из-за ограниченных воэможностей ного цикла деления, а код уменьшают на велианалоговой компенсации по точности схема чину В и дальнейшее его изменение происходит практически не применима для получения тре- р5 начиная с разности А® — В. Одновременно с этим буемых соотношений сигнал/помеха более . формируют код а< (т) суммированием а (t) и 40 дБ. А, получают сигнал фазового рассогласования

Наиболее близким к предлагаемому является д (t) а цифровом виде, поочередно 3апоММНаа устройство с цифровой компенсацией помех .мгновенные значения кодов a„(t) и à, (t) в модробности, содержащее делитель частоты с дроб-30 менты появления импульсов цоследовательносным переменным коэффициентом деления тей8д (t) и 8 g (t) таким образом, что оче(ДПКД), сумматор, блок ключей, запоминающий редкое значение. аа(т) существует с момента регистр, цифро-аналоговый преобразователь появления. очередного импульса последователь(11АП), фильтр нижних частот (ФНЧ), триггер, ности3, (т) до момента появления очередного элемент ИЛИ и три элемента задержки (23. импульса последовательности а (t), à à, (t)—

Входы блока управления соединены с входны- на остальных интервалах времени, Затем код

5 мн клеммами отношения частот, а выходы бло- g (t) преобразовывают в аналоговую форму .ка управления соединены с входом делителя час- и усредняют результат преобразования. тоты и накопительного регистра, выход перено- Блок управления вырабатывает коды МО са которого соединен с управляющим входом (с воэможностью изменения на единицу) и а, блока управления, а кодовый выход — с вхо- поступающие соответственно на управляющий

40 дом сумматора и блока ключей, Первый вход вход делителя и на информационный вход накосумматора соединен с первой входной клеммой пнтельного регистра. ДПКД служит для получеотношения частот, а выход сумматора соединен ния импульсной последовательности 8 > (t) и с вторым входом блока ключей. Выход блока переменного кода а (t); Суммирование кодов ключей соединен с информационным входом а,(т) и А осуществляется сумматором. Получена запоминающего регистра, а выход последнего нйй таким образом код ае(т) совместно с косоединен с входом цифро-анаголового преобразо- дом à (t) поступает на блок ключей, управляювателя, Прн этом выход ЦАП соединен с вхо- щий вход которого подключен к выходу RSдом ФНЧ. Вход делителя частоты соединен с триггера. Триггер управляет ключами таким обравходной клеммой первой импульсной последо- 50 зом, что код а о (t) передается на запоминающий вательности, а выход делителя соединен с так- регистр после прихода очередного импульса тируюшим входом накопительного регистра 3>(t), а код а (т) — после прихода очередного через первый элемент задержки. Вход первого . импульса Вб(t). Так формируется код А (t) элемента задержки соединен с входом второго на информационном входе запоминающего реэлсмента задержки и первым, входом элемента 55 гистра.

ИЛИ. Второй вход элемента ИЛИ соединен с Дпя полученйя кода ф (t ) мгновенные значевхолной клеммой второй импульсной последо- ния кода A(t ) записываются в запоминающем вательности н с входом третьего элемента эа- регистре с помощью суммы последовательностей деления, состоящий из блока управления, делителя частоты и накопительного регистра, с информационным входом которого соединен выход для дробной части коэффициента деления блока управления, а выход переполнения накопительного регистра соединен с входом изменения коэффициента делейия на единицу блока управления, с входами которого соединены : входные клеммы отношения частот импульсных последовательностей, а выход для целочисленной части коэффициента деления блока управления соединен с первым входом делителя частоты, второй вход которого соединен с входной клеммой первой импульсной последовательности, причем первый вход элемента

ИЛИ соединен с входной клеммой второй импульсной-последовательности, а выход первого триггера соединен с первым входом первого блока ключей, введены последовательно соединенные элемент НЕ, второй триггер, элемент

И, третий триггер и второй блок ключей, причем второй вход первого блока ключей .соединен с первой входной клеммой отношения частот, а его Bblxog — с первым входом сумматора, второй вход которого соединен с выходом smpoio блока ключей, первый вход которого соединен с выходом накопительного регистра, тактовый вход которого соединен с, входной клеммой второй импульсной последовательности, а второй вход второго блока ключей соединен с входом элемента НЕ и первым входом первого триггера, второй вход которого соединен с входной клеммой второй последовательности, выход делителя частоты соединен со свободным входом второго триггера, вход первого элемента задержки соединен с входной клеммой первой последовательности, а выход — с вторым вхо-. дом элемента И, а вход второго элемента задержки соединен с выходом элемента ИЛИ, а выход — с тактовым входом запоминающего регистра, второй вход элемента ИЛИ соединен с выходом элемента И, информаци-. онный вход запоминающего регистра соединен с выходом сумматора.

На фиг. 1 приведена структурная схема фазового детектора; на фнг. 2 — временные диаграммы работы.

Устройство содержит делитель 1 частоты с дробным переменным коэффициентом деления, блок 2 управления, делитель 3 частоты, накопительный регистр 4, первый триггер 5, первый блок 6 ключей, второй блок 7 ключей, первый элемент 8 задержки, второй триггер 9, элемент И 10, третий триггер 11, сумматор 12,; эапоминаюгций регистр 13, элемент ИЛИ 14, второй элемент 15 задержки, цнфро-аналоговый преобразователь (ЦАП) 16, фильтр 17 нижних

3 10644 (t) и 6 (t ), выделяемой на выходе элед Ь мента ИЛИ и подаваемой на тактовый вход регистра.

Элементы задержек введены для устранения неопределенностей при записи мгновенных значений кода A(t ) в регистр, Времена задержек выбираются такими, чтобы момент записи в регистр не попадал в интервал переходных процессов на его информационном входе.

С приходом на тактовый вход регистра. им-1О пульса последовательности о 8 (t ) записывается значение кода a (t ), которое сохраняется до прихода импульса Sp (t ), после чего записывается значение кода а (t ), и т. д. Полученный таким образом переменный код f (t ) поступает на ЦАП, где преобразовывается в аналоговую форму. Фильтр нижних частот въщеляет постоянную составляющую

Q (P), являющуюся результатом детектирования. Ее величина линейно зависит от эквива- 20 лентной разности фаз исходных импульсных последовательностей „(» ) и о В (t ).

Возможности ЦАП при этом используются не полностью, что объясняется следующими причинами. 25

Результнруииций код.иа выходе запомина ющего регистра может быть представлен в виде суммы фазового и компенсирующего кодов, т. е. ф (t ) = g (t ) +g„(t ).

Без учета сдвига по времени фазовый код (t ) представляет собой результат перемно5Ф жения числа А с функцией переключений

0(t) RS-триггера, а компенсирующий-6 (t) = аь (t). Максимальные значения этих кодов соответственно равны А и В, т. е. отличаются в N раз. Очевидно, что точность компенсации помех на выходе ЦАП будет тем выше, чем большую долю составляет g (t) в общем роцессе ф(т), поскольку при этом уменьшается доля погрешности, вносимая преобразова- 40 телем. В общем случае коэффициент N имеет ; широкий диапазон значений и обычно на практике 1чЪ1, так что недоиспользование ампли.. тудно-кодовой характеристики ЦАП для ком-г пенсации помех дробности оказывается весьма . существеннъ м.

Таким образом, иедосгансом известного устройства является достаточно высокий уровень помех дробности.

Цель .изобретения — уменьшение уровня 5.0 помех дробности.

Поставленная- цель достигается тем, что в цифровой . фазовый детектор, содержащий заноминающий регистр, цифро-аналоговый преоб. разователь и фильтр нижних частот, соединен- 55 нее последовательно первый триггер, первый блок ключей, сумматор, элемент ИЛИ, первый и второй элементъг задержки и делитель часто21 4 ты с дробным переменным коэффициентом частот, элемент НВ 18, измерительный блок 19, входы блока 2 управления соединены с входными клеммами отношения частот, причем первая

r входная клемма отношения частот соединена также с входом первого блока 6 ключей, вход- 5 ная клемма первой импульсной последовательности соединена с делителем 3 частоть1 и с первым элементом 8 задержки, управляющий вход делителя 3 частоты соединен с первым выходом блока 2 управления, а его выход— .10 с первь1м входом триггера 9, вход накопительного регистра 4 соединен с вторым выходом блока 2 управления, а тактовый вход регистра 4 соединен с входной клеммой второй импульсной последовательности и с входами пер- 15 вого триггера 5 и элемента ИЛИ 14, выход переполнения накопительного регистра 4 соединен с вторым входом блока 2 управления, выход триггера 5 соединен с управляющим входом блока 6 ключей, выход которого сое- 20 динен с первым входом сумматора 12. Второй вход сумматора 12 соединен с выходом блока ключей 7, информационный вход которого соединен с выходом накопительного регистра 4. Управляющий вход блока ключей 7 25 соединен с выходом триггера 11, входом элемента НЕ 18 и другим входом триггера 5.

Выход элемента НЕ 18 соединен с вторым входом триггера 9, выход которого соединен с первым входом элемента И 10, второй вход 1О элемента И 10 соединен с выходом элемента

8 задержки. Выход элемента 10 соединен с входом триггера 11 и вторым входом элемента ИЛИ 14. Выход сумматора 12 соединен с входом запоминающего регистра 13, так-3 тирующий вход которого соединен через элемснт 15 задержки с выходом элемента ИЛИ

14. Выход запоминающего регистра 13 через цифро-аналоговый преобразователь 16 соединен с фильтром 17 нижних частот. Делитель 1 час 40 тоты с дробным переменным коэффициентом деления служит для получения импульсной последовательности S А (t) и переменного кода а (t), Как и в прототипе, он состоит из блока

Ь

2 управления, делителя 3 частоты и накопитель-45 ного регистра 4. Сравнение фаз импульсных последовательностей вв (t) и Вд (t), преобразованных в функцию 0х(т), осуществляется с помощью первого триггера 5 и первого блока 6 ключей. Под действием импульсов на

50 входах триггера 5 он формирует функцию переключений О.+ (t), представляющую собой чередование логйческих уровней "0" и "1" на каждом такте последовательности3б (t) и управляющую первг»м блоком 6 ключей. На, второй вход блока 6 поступает код В, и на вы ходе блока образуется переменный код . h (t) В 0 (t)-импульсы с амплитудой

В и длитенностью, пропорциональной разности фаз последовательностей Зд (t) и 8 (t). Среднее значение кода h (t) как функция разности фаз и есть статическая характеристика детектирования, представленная в цифровом виде.

Для компенсации помехи дробности, выража-: ющейся в модуляции импульсов h+(t) по скважности, формируют компенсирующий код

h<(t) . Сигнал а8(т) с выхода регистра 4 поступает на кодовый вход второго блока 7 ключей. При наличии логического уровня "Г на управляющем входе блока 7, на его выход передается код а (т), т. е. h„(t) . а (т) . GP)

Длительность управляющих иМпульсов 0„(t), а следовательно, и длительнесть импульсов

h (t) равны периоду импульсной последовательности 5A< (t). Амплитуда импульсов h < (t) переменна и равна соответствующим значениям а 9 (t). Импульсы 0< (t) получают с цомощью схемы, включающей в себя первыйэлемент 8 задержки с временем задержки4 второй триггер 9, элемент И 10, третий триг.гер 11 со счетным входом, и элемент НЕ 18.

На выход элемента И иа каждом такте последовательности 3 (t) проходят два импульса последовательности о 1, (t — с„), образуя послег- довательность импульсов 5Ag (t — ь,). Достигается это тем, что импульсом Sp (t) на одном иэ входов триггера 9 последний переводится в

I состояние, когда его выходной сигнал 0 (t) разрешает импульсам 5 Ag (t — с„) проходить через элемент И и поступать на вход триггера

11. Последний по прошествии двух импульсов возвращает триггер 9 в исходное состояние, и злемет И 10 запирается. Для установки триггера 9 в исходное состояние функция 0 (t), получаемая на выходе триггера 11, инвертируется с помощью элемента

НЕ 18, Для этих целей можно также использовать функцию б (т), снимаемую,с инверсного выхода этого же триггера. элемент

8 задержки служит для устранения неопределенностей при работе элемента И 10. Таким образом, время задержки с „должно равняться или несколько превосход.пь суммарную задержку переключений делителя 3 частоты и триггера 9, но ие превышать величины

TA =1/fA.

Переменные коды h+(t) и h„(t) с выходов соответственно первого и второго блока ключей поступают на сумматор 12, где образу-.. ется суммарный код h (t) = h (t) + h„(t), передаваемый на запоминающий регистр 13.

Последний, как и в прототипе, служит для ис ключения влияния задержек и искажений фрон тов импульсов h (t) на точность детектирования. Регистр тактируется импульсной последо21 - - . 8 ограниченных функцией площадей 4 $„и д $ за счет вызываемых помехой дробности измейеннй периода последовательности g a (t), равных 4 Т1 -а Тв/А,;АТ = ( — a) Тв/А соответственно при коэффициейтах N> и йо+ 1, компенсируются приращениями площадей за

1 счет изменений амплитуды импульсов -Ь (t).

Этн приращения на каждом цикле делейия

4 соответственно равны Д $„= аТД и

4$з = . — (В-а)Т4. Умножая, значения .дg и д Т» на ампщпуду импульсов h> (t) и учитывая, что АТ = BT> получим д $, = —.4$t: а$2 = — aSã Помеха дробно . таким. образом, полностью исключается.

Так как процессы Ь, (t) и h<(t) разделены во времени и каждый иэ них достигает значения В, на которое должна быль рассчитана емкость ЦАП, прн воспроизведении одного и другого процесса полностью используется амплитудно-кодовая характеристика ЦАП, что обеспечивает реализацию предельных возможностей по подавлению помех дробностей, т. е. по обеспечению динамической точности детектирования.

В предлагаемом устройстве принципиально устранена зависимость степени подавления помех дробности от соотношения частот f / т. е. от коэффициента деления й, Поскольку на практике обычно N>p1; выигрыш по соотношению сигнал/помеха при применении предлагаемого устройства может составить 20 дБ и более.

7 10644 вательностью о (t — ьт,)., получаемой с помощью элемента ИЛИ 14 и элемента 15 задержки с временем задержкиьь . На выходе элемента

ИЛИ 14 образуется суммарная импульсная, последовательность о (т) =За(1) + о4 и (т -"ь ).

Элемент 15 задержки необходим дяя устранения неопределенностей при записи кодов в регистр 13, Время задержкис должно равняться или превьппать время установления кодов в функции h(t), но, также как и 3, не превос. tp ходить величины TA .. Поскольку процессы

h (t) н h<(t) разделены во времени (фиг. 2), в качестве сумматора 12 может быть использоЪан блок элементов ИЛИ.

Результирующий код а (t) с выхода запоми-. нающего регистра 13 поступает, как и в прото. типе, на ЦАП 16, осуществляющий преобразование кода в аналоговый эквивалент, Далее с цомощью фильтра 17 нижних частот выделяется постоянная составляющая Q (3 ) — результат цифрового фазового детектирования.

Для автоматизации процесса полученщя чисел А н В здесь, как и в протопще, можно, применить измерительный блок 19. Временные диаграммы (фиг. 2), иллюстрирующие работу р5. устройства, соответствуют следующим парамет- . рам: А =» 43; .В = 10, т. е. N =, А/В = 4+ 3/10 в4,3; N - =4, а = 3 (угсазаны значения ординат характерных участков. функций) °

Площадь под функцией g (t) на интервалевремени, равном периоду Т, на любом участке функции остается постоянной Объясняется это тем, что на каждом цикле деления приращения

1064421

1064421

ВНИИПИ Заказ 10357/57 Тираж 936 Подпис ное

I I I I I

Филиал ППП "Патент", г. Ужгорол, ул. Проектная, 4