Цифровой фазовый детектор

 

ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащий cy Ф4Иpyюn ий цифроаналоговый преобразователь, первый и второй накопительные регистры, каждый из которых содержит запоминающий регистр и цифровой сумматор, причем цифровой вход первого числа каждого сумматора соединен с цифровым входом устройства, ацифровой вход второго числа каждого сумматора г с выходами соответствующего запоминающего регистра, выход каждого сумматора соединен с входом запоминающего регистра, младшие разрядные входы суммирующего цифроаналогового преобразователя попарно соединены с разрядными выходами запоминающих регистров , О1 личающийся тем, что, с целью повышения динамической точности цифрового фазового детектирования, в него введены два элемента И, элемент ИЛИ, два элемента задержки и D -триггер, причем тактовые входы устройства соединены с первыми входами элементов И и входами элементов задержки, а выходы последних соединены с тактовыми входами запоминающих регистров, выходы -элементов И соединены с входами элемента ИЛИ, выход которого соеС динен с тактовым входом D-триггера, информационный вход последнего соединен с выходом переполнения цифрового сумматора первого накопительного регистра, выход 1)-триггера соединен с входом старшего разряда суммирующего цифроаналогового преобразователя , вторые входы элементов И соединены с выходами переполнения цифровых сумматоров накопительных регистров. О5 00 сх со СХ)

„„SU„„10 8 А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

-РЕСПУБЛИН цд) 9 01 Q, 25/04

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО делАм изоБРетений и oTHpblTHA

ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3406539/18-21 (22) 12.03.82 (46) 23.01.84. Вюл. М 3 (72) В.И.Козлов, И.E.×å÷åíÿ, и Г.Д.Шумихин (53) 621.317.77 (088.8) (56) 1.Патент США М 3913088, кл. 331-1А, 14.10.75. 2.Козлов В.И. Способ цифрового фазового детектирования. †. "Радиотехника", т. 35, 1 80, Ф 4, с. 25-29 (54)(57) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержаший суммирующий цифроаналоговый преобразователь, первый и второй накопительные регистры, каждый из которых содержит запоминающий регистр и цифровой сумматор, причем цифровой вход первого числа каждого сумматора соединен с цифровым входом устройства, а. цифровой вход второго числа каждого сумматора г с выходами соответствующего запоминающего регистра, выход каждого сумматора соединен с входом запоминающего регистра, младшие разрядные входы суммирующего цифроаналогового преобразователя попарно соединены с разрядными выходами запоминающих регистров, î z л и ч а ю шийся тем, что. с целью повышения динамическои точности цифрового фазового детектирования, в него введены два эЛемента И, элемент ИЛИ, два элемента задержки и 9 -триггер, причем тактовые входы устройства соединены с первыми входами элементов И и входами элементов задержки, а выходы последних соединены с тактовыми входами запоминающих регистров, выходы .элементов И соединены с входами элемента ИЛИ, выход которого соединен с тактовым входом Ъ-триггера, е информационный вход последнего соединен с выходом переполнения цифрового сумматора первого накопительного регистра, выход Ъ-триггера соединен с входом старшего разряда суммирующего цифроаналогового преобра- Я эователя, вторые входы элементов И соединены с выходами переполнения цифровых сумматоров накопительных регистров.

1068838

Изобретение относится к радиотехнике, а именно к технике цифрового фазового детектирования на неравных частотах и может быть использовано для детектирования радиосигналов с угловой модуляцией, для получения сигналов рассогласования в системах

АПЧ, для формирования сетки стабильйых частот в приемопередающей и измерительной аппаратуре и в ряде других случаев.

Известен цифровой фазовый детектор, в котором фазы исходных импульс

Hb1x последовательностей преобразовываются с помощью накопительных регистров в цифровые ступенчатые функции времени, суммируемые в цифровом сумматоре, и результат суммирования подвергается цифроаналоговому преобразованию П1

Статическая погрешность детектирования определяется лишь точностью цифроаналогового преобразователя, ЦАП), так как погрешность, даваемая сумматором, равна нулю. Однако возможности устройства по быстродействию ограничены задержками операций поразрядного суммирования и переносов результатов суммирования из разряда в разряд в цифровом сумматоре. Поскольку времена, требующиеся для суммирования различных чисел, существенно различаются, задержки изменяются в динамике B значительных пределах, и исключить их влияние путем тактирования операций суммирования не представляется возможным, так как тактовые частоты суммируемых числовых процессов в общем случае неравны и некратны. Динамическая точность ускройства оказывается удовлетворитель ной (приближающейся к статической) при входных частотах по крайней мере на порядок меньших предельной рабочей частоты цифрового сумматора, из-за чего использование устройства на практике неэффективно.

Наиболее близким к изобретению по технической сущности и достигаемому результату является цифровой фазовый детектор, содержащий первый и второй накопительные регистры, суммирующий цифроаналоговый преоб,разователь и 8-триггер. Каждый из накопительных регистров состоит из цифрового сумматора, запоминающего регистра и триггера памяти. Цифровые входы устройства соединены с цифровыми входами первого числа сумматоров накопительных регистров, а тактовые входы — с тактовыми входами запоминающих. регистров, Цифровые входы второго числа сумматоров соединены с выходами запоминающих регистров, входы которых соединены с выходами сумматоров, Разрядные входы суммирующего цифроаналогового преобразователя, кроме старшего разряда, попарно соединены с разрядными выходами за5 поминающих регистров, а выход — с выходной клеммой устройства. Информационные входы триггеров памяти соединены с выходами переполнения соответствующих цифровых сумматоров, а тактовые входы — с тактовы10 ми входами запоминающих регистров, выходы этих триггеров соединены с входами Ь-триггера, выход которого соединен со старшим разрядом суммирующего цифроаналогового преобразо15 вателя С21

Известное устройство работает следующим образом.

Под действием тактовых импульсов последовательности $(t) с частотой Ф содержимое î6 первого регистра возрастает с каждым тактом на величину а, задаваемую этим числом на кодовом входе регистра. Аналогичным образом действует второй, накопительный Регистр, формируя Функцию Ж возрастающую на величину Ь всякий .раз при поступлении на его тактовый вход импульсов последовательности

8II(<) с частотой 1Ь . С одного иэ накопительных регистров снимается

З0 инверсный код, например Ъ Переменные коды О® и 8f) поступают на входы суммирующего ЦАП, в котором осуществляется поразрядное ( (без переносов) суммирование и преоб.

З5 разование кодов. Старший разряд ЦАП подключен к выходу RS-триггера, который управляется импульсами переполнения 1 (+) и () соответствующих регистров.

40 В момент переполнения первого накопительного регистра число (<) скачком уменьшается на величину сь, равную емкости регистров, а при переполнении второго регистра число

45 4® увеличивается на ту же самую величину. Так как вес старшего разряда ЦАП соответствует величине К для компенсации этих скачков,т.е. для обеспечения режима детектирования,необходимо выбирать полярность включения kS -триггера такой, чтобы при появлении импульса Р 1) он передавал на IIpII уровень логической "1", а при появлении импульса Я>(t) - уровень "0".

В известном устройстве запоминаыщии регистр совместно с суммато-. ро.л должен обладать тем свойством, что новое значение суммы на его входе должно появляться лишь после

60 окончания приема в него для записи предыдущего значения. Выполнение этого очевидного условия необходимо для предотвращения сбоев устройства.

Обычно необходимый режим работы

eS ускройства обеспечивается естест3

10б8838 венными задержками. сигнала в элементах схемы. Следствием отмеченных . обстоятельств является задержка. сигнала на выходе запоминающего..регистра на один такт относительно сигнала на выходе сумматора. Поэтому для фазирования сигнала переполнения с выходным сигналом регистра первый получают с помощь триггера памяти, который может рассматриваться как продолжение запоминающего регистра. На информационный вход .

LD =вход) триггера поступает импульс переполнения сумматора, а на тактовый(С=вход) - импульсы последовательности УдЦ или 8ь(С) .

Поскольку суммирование цифровых функций С ® и Ь@ производится без пе, реносов, и задержка от разряда к разряду не накапливается, динамическая точность детектирования приближается к динамической точности суммирующего ЦАП. Однако полностью эта точность не реализуется из-за запаздывания сигнала на входе старmего разряда ЦАП относительно ос тальных разрядов. Эта задержка определяется временем переключения

RS-триггера. Небольшая по величине, она, тем не менее, существенно влияет на динамическую точность детектирования, поскольку снижает точность компенсации помех дробности тем больше, чем выше частота помехи.

Наибольшее влияние задержки оказывается на частоте сигналов переполнения, где потеря в ослаблении этих помех относительно динамической точности ЦАП может составить 20 цБ и более.

Целью изобретения является повышение динамической точности цифрового фазового детектирования.

Поставленная цель достигается тем, что в устройство, содержащее суммирующий цифроаналоговый преобразователь; первый и второй накопительные регистры, каждь1й из которых содержит запоминающий регистр и цифровой сумматор, причем цифровой вход первого числа каждого сумматора соединен с цифровым входом устройства, а цифровой вход второго числа каждого сумматора — с выходами соответствующего запоминающего регистра, выход каждого .сумматора соединен с входом запоминающего регистра, младшие разрядные входы суммирующего цифроаналогового преобразователя попарно соединены с разрядными выходами запоминающих регистров, введены два элемента И, элемент ИЛИ, два элемента задержки и 0-триггер, причем тактовые входы устройства соединены с первыми входами элементов И и входами элементов задержки, а выходы последних соединены с тактовыми входами запоминающих регист65 рование и преобразование кодов в ров, выходы элементов И соединены . с входами элемента ИЛИ, выход которого соединен с тактовым входом

Э -триггера, информационный вход последнего соединен с выходом переполнения цифрового сумматора первого накопительного регистра, выход

Ъ -триггера соединен с входом старmего разряда суммирующего цифроаналогового преобразователя, вторые

10 входы элементов И соединены с выходами переполнения цифровых сумматоров накопительных регистров.

На чертеже показана схема предлагаемого устройства.

Устройство содержит накопительные регистры 1 и 2, цифроаналоговый .преобразователь 3, Ъ -триггер 4, элемент И 5-1 и 5-2, элемент ИЛИ б, элементы 7-1 и 7-2 задержки, цифровые сумматоры 8-1 и 8-2, запоминающие регистры 9-1 и 9-2.

Входы первого числа цифровых сумматоров 8 соединены с цифровыми входами устройства, а цифровые входы второго числа соединены с выходами запоминающих регистров 9, выходы сумматоров 8 соединены с информационными входами запоминающих регистров, прямой выход запоминающего регистра 9-1 первого канала и инверсный выход запоминающего регистра

9-2 второго канала соединены с одноименными разрядными входами ЦАП 3.

Тактовые входы устройства соединены с входами элементов 7 задержки и

35 первыми входами элементов И 5, вторые входы последних соединены с выходами переполнения цифровых сумматоров 8, выходы элементов И 5 соединены с входом элемента ИЛИ б, вы40 ход которого соединен с тактовым входом 9-триггера. Информационный вход 9-триггера соединен с выходом переполнения цифрового сумматора

8-1, а выход Э вЂ тригге соединен со старшим разрядом цифроаналогового преобразователя 3.

Накопительные регистры 1 и 2 формируют переменные коды aft) и 4(t) представляющие собой ступенчатые функции, — соответственно возрастающую и убывающую под действием импульсных последовательностей 4 (tl и Q(y) на импульсных входах устройства. ДнскрЕтные приращения о,и 6 этих функций равны соответственно числам, поступающим в накопительные регистры с числовых входов устройства. Режим фазового детектиро-. вания обеспечивается выполнением .условия а4д Ь

60 где iä и 1в †частоты следования импульсов 8д(+) и 8s (t3.

Коды а® и 6()поступают на входы

ЦАП 3, в котором осуществляется поразрядное (без переносов7 сумми1068838

Корректор.A.Ференц

Составитель В.Афанасьев

Редактор О.Юрковецкая Техред И,Тепер

Эаказ 11457/40 Тираж 711

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб, д.4/5

Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4 аналоговые эквиваленты. В таком преобразователе можно, например, использовать суммируницую резистивную матрицу Q.— 4% .

Триггер 4 памяти управляет старшим разрядом ЦАП. Он тактируется импульсами, получаемыми иэ входных импульсных последовательностей с помощью элементов И 5 и элемента

ИЛИ 6. При переполнении одного иэ сумматоров открывается соответствующий элемент И, и последующий импульс соответствующей последовательности проходит через элемент

ИЛИ на тактовый вход триггера 4. информационный вход триггера подклю- i5 чен к выходу переполнения одного иэ сумматоров. Если этОт сУмматор переполняется, в триггер записывается уровень логической "1". Если переполняется другой сумматор, на тактовый вход триггера поступает импульс другой последовательности, который записывает уровень "0" ° .

Лля компенсации задержек сигнала, возникакщих в схемах совпадения, используются элементы 7 задержки, через которые входные импульсные последовательности поступают на разрядные тактовые входы запоминающих регистров, в качестве которых целесообразно испольэовать те же элементы И и ИЛИ с объединенными входами. Тогда каналы суммы и переполнения полностью. идентичны по задержкам, что позволяет исключить появление помех дробности из - за несовпадения фрон. тов импульсов в разрядах

hO.

На макете устройства, выполненном на микросхемах серии 164, получено повышение динамической точности на порядок по сравнению с известным устройством. Уровень помех переполнения, в частности, уменьшился на 20 дБ.