Имитатор дискретного канала связи

 

ИМИТАТОР ДИСКРЕТНОГО КАНАЛА СВЯЗИ по авт; св. № 807312, о т личающийс я тем, что, с целью расширения функциональных воз можностей за счет моделирования несимметричных каналов связи, первый вход сумматора по модулю два соединен с входом старшего разряда адреса блока промежуточной памяти.

COOS СОВЕТСНИХ

СФЛЮ

РнтМЬЛИН (19) (И) 3(Я) 6 06 Е 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 807312 (21) 3521460/18-24 (22) 05.11.82 (46) 23.02.84. Бюл. Р 7 (72) О,Б.Юминов, И.Ç.Климов и М.М.Марков (7 1) Ижевский механический институт (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

Р 807312, кл. Cj 06 F 15/20, 1978 (прототип) . (54) (57) ИМИТАТОР ДИСКPETHO1 O КАНАЛА

СВЯЗИ по авт; св. Р 8073 12, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей за счет моделирования не симметричных каналов связи, первый вход сумматора по модулю два соединен с входом старшего разряда адреса блока промежуточной памяти.

1075267

Изобретение относится к радиотехнике и может быть использовано для анализа помехоустойчивости систем передачи дискретных сообщений.

По основному авт. св. 9 807312 известен имитатор дискретного канала связи, содержащий сумматор по модулю два, выход и первый вход которого являются соответственно выходом и первым входом имитатора, блок синхронизации, первый вход которого является вторым входом имитатора, а выход блока синхронизации соединен со входом генератора марковской последовательности, первый выход которого соединен с вторым входом 15 блока синхронизации и с входом дат. чика случайных чисел, блок промежуточной памяти, пороговый сумматор и элемент И, выход которого соединен с вторым входом сумматора по мо- 20 дулю два, а первый и второй входы элемента И подключены соответственно к выходу порогового сумматора и к второму выходу генератора марковской последовательности, третий вы- 25 ход кбторого через блок промежуточной памяти соединен с первым входом ,порогового сумматора, второй вход которого подключен к выходу датчика . случайных чисел Pl) .

Недостатком известного имитатора является то, что он моделирует ошибки трансформации только в симметричном канале и не учитывает несиммет1 ричность дискретного канала, которая проявляется в том, что вероятность преобразования нуля в единицу и единицы в нуль разная, что снижает достоверность моделирования дискретного канала. целью изобретения является расши-,40 рение функциональных воэможностей имитатора за счет моделирования несимметричных каналов связи.

Цель достигается тем, что в имитаторе первый вход сумматора по мо- 45 дулю два соединен со входом старшего разряда адреса блока промежуточной памяти.

На чертеже приведена структурная схема имитатора.

50 . Имитатор содержит блок 1 синхро" . низации, выход и второй вход которого соединены со входом и первым выходом генератора 2 марковской последовательйости, третий выход которого соединен с. входом блока 3 промежуточной памяти, выход которого соединен с одним входом порогового сумматора 4, другой вход которого через датчик 5 случайных чисел соединен с 60 третьим выходом генератора 2 марковской последовательности, элемент И б, первый вход которого соединен с выходом порогового еуиматора 4, а выход — с вТорым входом сумматора 7 по 65 модулю два, первый вход которого соединен со входом старшего разряда адреса блока 3 промежуточной памяти.

Имитатор работает следующим образом.

В начале работы запускается блок 1, который вырабатывает сигнал, запускающий генератор 2 марковской последовательности. После окончания цикла поиска состояния цепи Маркова на выходе генератора марковской последовательности появляется код состояния, который задает младшие разряды адреса ячейки блока 3 промежуточной памяти. Старший разряд адреса определяется входной информацией

b;. Если Ъ; = О, то для данного состояния цепи Маркова выбирается ячейка памяти, в которой записана вероятность преобразования из 0 в 1 ; если Ь;=1, то для того же состояния цепи Маркова выбирается ячейка памяти, в которой записана вероятность преобразования из 1 в 0 . Одновременно с опросом блока 3 на выходе генератора 2 марковской последовательности появляется сигнал, который подготавливает блок 1 к новому циклу и опрашивает датчик 5 случайных чисел, который вырабатывает случайное равномерно распределенное число. Это число подается на второй вход порогового сумматора 4, на первый вход которого поступает иэ блока 3 соответствующая условная вероятность ошибки.

11

Пороговый сумматор вырабатывает единицу на выходе при условии, что сумма слагаемых на его входах превысит единицу. В остальных случаях на выходе порогового сумматора нуль. Если одно из слагаемых — равнораспределенное случайное число, то вероятность появления,=единицы на выходе порогового сумматора 4 полностью определяется величиной другого слагаемого, а именно, условной вероятностью ошибки в символе. Сформированные таким образом либо единица, либо нуль с выхода порогового сумматора 4 через элемент И б, который стробируется сигналом с выхода генератора 2 марковской последовательности, поступают на вход сумматора 7 по модулю два, где происходит сложение информационного сигналами, с сигналом ошибки b; . С приходом следующего синхроимпульса от блока 1 цикл работы повторяется ° В результате получается смесь информационных импульсов и потока ошибок, причем трансформироваться 0 в 1 и 1 в 0 для данного состояния канала связи будут с разными вероятностями.

107 5267

Составитель В.Фукалов

Редактор Н.Пушненкова Техред А.Бабинец КорректорГ,Решетник

Заказ 503/ 43 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæãîðîä, ул.Проектная, 4

Если в ячейках памяти, относящихся к одному и тому же состоянию цепи

Маркова, будут записаны одинаковые вероятности трансформации символов, то в данном случае моделируется передача информации по симметричному каналу связи.

Введение s схему имитатора сВязи между первым входом сумматора по модулю два и входом старшего разряда адреса блока 3 позволяет генерировать ошибки как в симметричном, так и в несимметричном каналах связи.