Устройство фазирования бинарного сигнала

 

1.УСТРОЙСТВО ФАЗИРОВАНИЯ. БИНАРНОГО СИГНАЛА, содержащее последовательно соединенные опорный генератор, блок управления, к дву Другим входам которого подключены выходы реверсивного счетчика, делитель :Частоты и фазовый дискриминатор , причем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, отличающееся тем, что, с целью повышения помехоустойчивости устройства, прямой выход последнего разряда делителя частоты подключен к управляющему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного генератора .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (191 (19

3Ю НО4Ь7 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ (21), 3300170/18-09 (22) 04.06.81 (46) 23.02.84. Бюл. Р 7 (72) С.A.Ганкевич (7l) Минский радиотехнический институт (53) 621 ° 394.662(088.8) (56) 1. Авторское свидетельство СССР

9 555553, кл. Н 04 L 7/02, 1977.

2. Авторское свидетельство СССР

М 372717, кл. Н 04 В 3/46, 1973 (прототип) ° (54) (57) 1.УСТРОЙСТВО ФАЗИРОВАНИЯ.

БИНАРНСГО СИГНАЛА, содержащее последовательно соединенные опорный генератор, блок управления, к двум другим входам которого подключены выходы реверсивного счетчика, дели.тель частоты и фазовый дискриминатор, причем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, о т— л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости устройства, прямой выход последнего разряда делителя частоты подключен к управляющему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного гене- @

Р ратора.

1075431

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что фазовый дискриминатор состоит иэ последова-. тельно соединенных цифрового интегpampa со сбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом фазового дискриминатора, управляющий вход блока ключей объединен с установоч- ным входом цифрового интегратора со. сбросом через элемент задержки и является управляющим входом тактового

В . сигнала,, а выход блока. определения абсо- лютного значения рассогласования явля, ется выходом фазового дискриминатора.

Изобретение относится к технике связи и может быть использова"но для тактовой синхронизации систем передачи цифровой информации.

Известно устройство, содержащее 5 последовательно соединенные генератор, блок управления, делитель частоты, фазовый дискриминатор.и счетчик усреднения, выходы которого соединены с другими входами блока 1О управления,,при этом второй вход фазового дискриминатора соединен с входной шиной, а дополнительный вход подключен к выходу генератора P) . 15

Недостатком устройства является низкая помехоустойчивость и значительное время вхождения в синхронизм при малых отношениях сигнал/ помеха. 20.Наиболее близким техническим решением к предлагаемому является устройство фаэирования бинарного сигнала, содержащее последователь-,25 но соединенные опорный генератор, блок управления, к двум другим входам которого подключены выходы реверсивного счетчика, делитель частоты и фазовый дискриминатор, при- 30 чем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, выход опорного генеРатоРа подключен к управляющему 35 входу добавления,а сигнальный вход фазового дискримйнатора объединен с соответствующим его входом через блок выделения символов $2) .

3, Устройство по п.2, о т л и ч а ю щ е е с я . тем, что блок определения абсолютного значения.рассогласования состоит из последовательно соединенных реверсинного счетчика, дешифратора и ключа, выход которого соединен со счетным входом реворсивного счетчика и является выходом блока определения абсолютного значения рассогласования, вход ключа является управляющим входом высокочастотного, сигнала, причем выходы последнего разряда реверсивного счетчика подключены к соответствующим управляющим входам реверсивного счетчика, установочные входы разрядов которого являются входами блока определения абсолютного значения рассогласования.

Однако данное устройство не отличается высокой помехоустойчивостью.

Цель изобретения - повышение помехоустойчивости устройства.

С этой целью в устройстве фазирования бинарного сигнала, содержащем последовательно соединенные опорный генератор, блок управления, к двум другим входам которого подключены выхОды реверсивного счетчика, делитель частоты и фазовый дискриминатор, причем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, прямой выход последнего разряда делителя частоты подключен к управляющему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного генератора.

При этом фазовый дискриминатор состоит из последовательно соединенных . цифрового интегратора со сбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом фазового дискриминатора, управляющий вход блока ключей объединен с установочным входом

1075431 цифрового интегратора со сбросом через элемент задержки и является управляющим входом тактового сигнала, а выход блока определения абсолют-. ного значения рассогласования является выходом фазового дискриминатора.

Кроме того, блок определения абсогютного значения рассогласо вания состоит из последовательно соединенных реверсивного счетчика, 10 дешифратора и ключа, выход которого соединен со счетным входом реверсивного счетчика и является. выходом блока определения абсолютного значения рассогласования, вход ключа . 15 является управляющим входом высокочастотного сигнала, причем выходы последнего разряда реверсивного счетчика подключены к соответствующим . управляющим входам реверсивного счет- 0 чика, установочные входы разрядов которого являются входами блока определения абсолютного значения рассогласования.

На фиг.l представлена структурная электрическая схема устройства. фазирования бинарного сигнала1 на фиг.2 - временные диаграммы, поясняющие работу устройства.

Устройство содержит опорный З0 генератор 1, фазовый дискриминатор

2, реверсивный счетчик 3, блок 4 управления, делитель 5 частоты, причем фазовый дискриминатор 2 содержит цифровой интегратор 6 со сбросом, состоящий из инвертора 7 и реверсивного счетчика 8, блока 9 ключей, элемента 10 задержки и бло ка 11 определения абсолютного значения рассогласования, состоящего из реверсивного счетчика 12, дешиф- 40 ратора 13 и ключа 14.

Процесс формирования дискриминационной характеристики иллюстрируется временными диаграммами, пред- 45 ставленными на фиг.2 для случаев, когда входной и опорный сигналы синфазны (1), входной сигнал по. фазе отстает от опорного (tI), входной сигнал по фазе опережает опорный (2О .

Устройство фаэирования бинарного сигнала работает следующим образом;

Входная квантованная смесь сигнала н шума в виде бинарного сигнала (фиг2а) поступает на управляющие входы реверсивного счетчика 8 и не- посредственно на вход добавления и через инвертор 7 на вход исключения (либо наоборот). Реверсивный счет- 60 чик 8 с инвертором 7 производят циФровое интегрирование полупосылок входного сигнала. На его счетный вход с этой целью подается последовательность высокочастотных 65 импульсов частоты заполнения с выхода опорного генератора 1. Интервал интегрирования элементов входного сигнала задается опорным сигналом частоты 2Ед, где fo — тактовая частота входного сигнала, осуществляя импульсами, следующими с частотой Ед (фиг.2b), запись состояния реверсивного счетчика 8 через блок ключей 9 и блок 11 определения абсолютного значения рассогласования.

Установка реверсивного счетчика. 8 в нулевое состояние производится такими же;импульсами (фиг.25), задержанными элементом 10 задержки на время, обеспечивающее надежную запись кода .реверсивного счетчика 8 в блок ll определения абсолютного значения рассогласования, который. работает следующим образом.

Если число, накопленное в цифровом интеграторе 6 на длительности полупосылки, отрицательное, знаковый триггер реверсивного счетчика 12 находится в единичном состоянии, при этом на управляющий вход добавле. ния с прямого выхода знакового триг" гера подается разрешение..При положительном накопленном числе энаковый триггер находится в нулевом состоянии, и разрешение подается на вход исключения. Нулевое состояние реверсивного счетчика 12 определяется дешифратором 13, который запрещает прохождение счетных высокочастотных импульсов на вход реверсивного счетчика 12 при нулевом коде н разрешает прохождение их при любом другом состоянии посредством ключа 14.

Таким образом, на вход реверсивного счетчика 12 блока ll определения абсолютного значения рассогласования поступает после записи .кода в его разряды число импульсов, равное абсолютному значению числа, соответствующего занесенному коду, после чего вход реверснвного счетчика 12 закрывается и остается в закрытом состоянии до очередной записи через интервал времени, равный длительности полупосылки.

Поскольку вход реверсивного счетчика 12 соединен с входом реверсив-. ного счетчика 3, то на счетный вход последнего также поступает число импульсов, равное модулю числа, записанного в реверсивный счетчик 12 и соответствующего интервалу напряжения входного сигнала на длительности полупосылки. Разность интегралов вычисляется с помощью реверсивного счетчика 3, осуществляющего также усреднение. результата. На управляющие входы реверсивного счетчика 3 подается меандровый сигнал тактовой частоты.с прямого и ин1075431

j Е

l г!!

i

I д

Заказ 519/51 Тираж 635 Подписное мамам

Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4 версного выходов последнего разряда делителя 5 (фиг.2 h g) .. Таким образом, в творение первого полутакта производится добавление импульсов (фиг.23), поступающих на счетный вход реверсивного счетчика 3, а в течение второго полутакта — исключение импульсов (фиг.2e).

Если опорный сигнал синфазен с входным сигналом (7.), число импульсов добавления (фиг.21) равно числу им- 10 пульсов исключения (фиг.2е).

Если возникает фаэовое рассогласование между тактовыми точками опорного меандрового сигнала и входной последовательностью, смена зна- 15 ка входной последовательности происходит в интервале интегрирования нечетных (Ц ) либо четных (1И) полупосылок входной последователь.ности, в результате чего возрастает 20 число импульсов добавления (фиг.2,1Пг), либо исключения (Фиг.2 ILe), что приводит к переполнению реверсивного счетчика 3 и появлению сигнала коррекции на соответствующем выходе., С помощью блока 4 управления производится добавление импульсов в импульсную последовательность опорного генератора 1 или исключение и следовательно дискретное изменение фазы опорного генератора 1, формируемое делителем 5 частоты.

Импульсы границ полупосылок, определяющие интервал интегрирования,35 сгимаются либо с импульсного выхода предпоследнего разряда делите- ля 5 частоты при построении последнего на счетных триггерах из элементов И, ИЛИ, НЕ, либо формируются с помощью дешифраторов.

Предлагаемое техническое решение выгодно отличается от известного более высокой помехоустойчивостью., Если учесть, что вероятность ошибки на символ при флуктуационной помехе определяется выражением

Р = - „, (1 -Ф (с )), 1 ,,а 2. ." где ср gg - Функция Крампа;

1 я е о

q = — отношение сигнал/помеха на

Ug входе устройства, дисперсия фазы опорного сигнала и математическое ожидание фазы синхросигнала с учетом ошибки в определении знака символа обратно пропорциональны величине

Ф(ц) для известного .устройства., Предлагаемое устройство по сравнению с известным позволяет умень шить величин Флуктуационной ошибки в 1/ Ф(q) раз, а величину динамической ошибки - в 1/Ф(<1) раз..

Для отношения сигнал/помеха, равного единице, эти величины соответственно равны 1,21 и 1,46. При меньших отношениях сигнал/помеха достигается более существенный выигрыш.

Кроме того, предложенное устройствсЭ лишено недостатков, присущих известному, связанных с асимметрией дискриминационной характеристики.