Постоянное запоминающее устройство

 

1. ПОСТОЯННОЕ 3AnOMHHAR»lEE УСТРОЙСТВО, содержащее накопитель и дешифратор адреса, входы которого являются адресными входами устройства, а выходы соединены с адресными шинами накопителя и входами соответствуивдих элементов ИЛИ первой группы, выходы которых подключены к управляющим входам элементов И соответствующих групп, выходы которых соединены с соответотвукядими входами элементов ИЛИ второй группы, регистр числа, отличающееся тем, что, с целью упрощения устройстваи повышения его надежности путемуменьшения числа ячеек памяти, необходимых для хранения одного бита информации, выходы элементов ИЛИ второй группы подключены к соответствукицим входам регистра числа, установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса, разрядные шины накопителя соединены с входами элементов И соответствующих групп в соответствии с формулойM=(S-«-P|modn ,где М - номер выходной строки накопителя; 5 - номер элемента И

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(51) 6 11 С 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 2898828/18-24 (22) 20 «03 ° 80 (46) 15.03.84. Бюл. М 10 (72) Ю.А ° Бузунов, Ю.И. Валов, И.Г. Буренков, Г.Е. Прасолов и A.I1. Зюканов (53) 681 ° 327 ° 6(088 ° 8), (56) 1. Авторское свидетельство СССР

Р 526020 кл. G 11 С 17/00,, 1976.

2. Авторское свидетельство СССР

9 652616, кл. G ll С 17/00, 1979 (прототип) . (54) (57) 1 ° ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее накопитель и дешифратор адреса, входы которого являются адресными входами устройства, а выходы соединены с адресными шинами накопителя и входами соответствующих элементов ИЛИ первой группы, выходы которых подключены к управлякщим входам элементов И соответствукщих групп, выходы которых соединены с соответствующими входами элементов ИЛИ второй группы, регистр числа, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения его надежности путем

„„Я0„„1080214 А уменьшения числа ячеек памяти, необходимых для хранения одного бита информации, выходы элементов ИЛИ второй группы подключены к соответствующим входам регистра числа, установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса, разрядные шины накопителя соединены с входами элементов И соответствующих групп в соответствии с формулой

М=(5+а) modn где M — номер выходной строки накопителя у

5 — номер элемента И (S-0,1,2,...

Ф ...,n-1). Р= 0,1,2,. ° р-1; Е разрядность хранимых слов.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что в накопителе, содержащем в пересечении адресных и разрядных шин элементы памяти, входы П-1 элементов памяти, Я расположенных в каждой строке, начи, ная с второго элемента, соединены М с входом (и-1) элементов памяти по- (а р следующей строки, начиная с первого элемента.

1. О8О214

Изобретение относится к цифровой вычислительной технике и может быть использонано в устройствах хранения дискретной информации и при построении модулей специализированных нроцессоров, а также в устройствах за5 щиты, шифрования и передачи информации.

Известно запоминающее устройство с хранением фиксированной информации, содерх<ащее дешифратор адреса, элементы И, входы которых подключены к соответствующим выходным шинам накопителя, а их выходы поразрядно соединены с входами группы элементов

ИЛИ (1 . 15

Недостатком этого устройства является сложность, обусловленная наличием большого числа запоминающих элементов в накопителе, что приводит также к снижению информационной ем- 7Q кости устройства и надежности его работы.

Наиболее близким к предложенному по технической сущности является постоянное запоминающее устройство, содержащее дешифратор адреса, входы которого подключены к адресным шинам, накопитель, в пересечении входных и выходных шин которого расположены запоминающие элементы, группу элементов ИЛИ, входы которых поразрядно соединены с выходами элементов И соответствующих групп, управляющие входы которых подключены к выходам элементов ИЛИ, входы которых соединены с соответствующими выходами дешифраторов адреса, подключенными к входным шинам накопителя, и регистр числа (2).

Известное устройство не позволяет 40 производить дальнейшее упрощение накопителя и повышение информационной емкости и надежности устройства на основе метода поразрядного обратного кодирования. В накопителе та- 45 кого устройства для хранения одного бита информации требуется один запоминающий элемент, а при хранении полупостоянной информации требуется использование одного запоминающего элемента на каждый бит хранимой информации. Преобразование кодов слов информации с преобладающим количеством нулей, хранящихся в накопителе, в коды слов с преобладающим количестном единиц производится путем дополнительной поразрядной записи кодов единиц в определенные разряды считанных из накопителя слов информации. Дополнительная поразрядная запись единиц к считанным из нако- 60 пителя словам осуществляется путем распределения каждого выхода дешиф ратора адреса по входам элементов

ИЛИ адресной части устройства, что требует больших затрат оборудования. 5

При хранении всех наборов кодов определенной разрядности схема такого устройства теряет свои преимущестна по затратам оборудования по сравнению с обычной схемой постоянного запоминающего устройства с хранением инФормации без использования поразрядного метода обратного кодирования. Все это усложняет устройство, что приводит к снижению его надех<ности и препятствует повышению его информационной емкости.

Целью изобретения является упрощение устройства и повышение его информационной емкости путем уменьшения числа ячеек памяти, необходимых для хранения одного бита информации.

Поставленная цель достигается тем, что в постоянном запоминающем устройстве, содержащем накопитель и дешифратор адреса, входы которого являются адресными нходами устройства, а выходы соединены с адресными шинами накопителя и входами соответстнующих элементов ИЛИ первой группы, выходы которых подключены к управляющим входам элементов И соответствующих групп, выходы которых соединены с соответствующими входами элементов ИЛИ второй группы, регистр числа, выходы элементов ИЛИ второй группы подключены к соответствующим входам регистра числа, установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса, разрядные шины накопителя соединены с входами элементон И соответствующих групп н соответствии с формулой

М= (S+Р) modn, где М вЂ” номер выходной строки н ак опителя;

S — номер,.элемента И (S=O 1,2,... ...,n-1), p = 0,1,2,...,n-l;

n — разрядность хранимых слов.

В накопителе, содержащем в пересечении адресных и разрядных шин элементы памяти, входы П"1 элементов памяти, расположенных н каждой строке, начиная с второго элемента, соединены с входами и-1 элементов памяти последующей строки, начиная с первого элемента.

На чертеже представлена функциональная схема предложенного устройства.

Устройство содержит дешифратор адреса 1, входы которого подключены к адресным шинам 2, накопитель 3, в пересечении входных 4 и выходных

5 шин которого расположены запоминающие элементы б, элементы ИЛИ 7 первой группы, элементы И 8 соответствующих групп, элементы ИЛИ 9 нто1О80214 рой группы и регистр 10 числа, состоящий из счетных триггеров 11.

Выходы дешифратора адреса 1 подключены. к соответствующим входным шинам 4 накопителя 3 и к входам соответствующих элементов ИЛИ 7 первой группы, выходами соединенных с управляющими входами элементов И 8 соответствующих групп, выходы которых поразрядно соединены с соответствующими входами элементов ИЛИ 9 10 второй группы, выходы которых поразрядно подключены к счетным входам триггеров 11 регистра 10 числа, единичные входы триггеров которого соединены с адресной шиной старшего 15

- разряда адреса 2.

Накопитель устройства содержит Н выходных шин и по и запоминающих элементов в каждой строке. При этом входные шины, объединяющие и -1 запоминающих элементов предыдущей строки накопителя, начиная со второго элемента, и и-1 запоминающих элементов очередной строки накопителя, начиная с первого элемента, проложены со сдвигом вправо с шагом на один запоминающий элемент.

Выходные шины накопителя скоммутированы на информационные входы элементов И в соответствии с формулой

М = (S+ P) mod n, где И вЂ” номер выходной шины накопителя; 35

S — номер элемента И. (Б=

=О, 1, 2, 3, ° . n-. 1 ) у

Р = 0,1,2,3...,,n-1;

n — разрядность хранимых слов.

Такая организация накопителя 40 позволяет во всем его объеме хранить информацию в сжатой форме так, что каждое очередное сжатое слово отличается от предыдущего значением одного разряда, а данное соединение 4 выходных шин накопителя с информационными входами элементов И 8 обеспечивает на выходе и. элементов ИЛИ 9 сдвиг п-разрядного i-ro слова относительно (1-1)- го на один разряд вправо.

В накопителе устройства хранятся прямые коды слов информации, записанных в сжатой форме, другие комбинации слов могут быть образованы 55 путем инверсий. Так, например,при рассмотрении всех возможных четырех-. разрядных кодовых комбинаций оказывается,. что кодовые комбинации 0000, 0001, 0010i 0101, 1011, 0110, 1100, 1000 можно рассматривать как комбинации 1111, 1110, 1101, 1010, 0100, 1001, 0011, 0111. Отсюда следует, что для хранения половины комбинациЯ слов запоминающие элементы не нужны, так как они могут быть сформированы из комбинаций слов, записанных в прямом коде. Следовательно, кодам слов, хранящихся в накопителе, будут соответствовать адреса, содержащие в старшем разряде нуль, а кодам слов, образуемым путем инверсий, соответствуют адреса, содержащие в старшем разряде адреса единицу.

Устройство работает следующим образом.

После расшифровки адреса (старший разряд адреса содержит 0 ) на соответствующем выходе дешифратора возникает сигнал, который возбуждает определенную входную шину накопителя, а через соответствующий элемент ИЛИ 7 первой группы открывает определенный элемент И 8. При этом считывается прямой код слова, хранящегося в запоминающих элементах, охваченных возбужденной входной шиной накопителя. Считанное слово через открытый элемент И 8 и л элементов ИЛИ 9 второй группы поступает на счетные входы триггеров 11 регистра 10 числа.

При формировании обратных кодов слов (старший разряд адреса содержит 1 ) сигналом логической единицы старшего разряда адреса устанавливаются в 1 триггеры всех разрядов регистра 10 числа. Одновременно расшифровывается заданный адрес и аналогичным образом считывается из накопителя соответствующее слово, после занесения которого по счетным входам триггеров 11 на регистр 10 числа в нем образуется обратный код этого слова.

Технико.-экономический эффект от использования предложенного устройства заключается в упрощении устройства и повышении его информационной емкости и надежности в результате уменьшения числа запоминающих элементов в накопителе при хранении в нем одного и того же объема информации и уменьшения количества входов в элементах ИЛИ адресной части устройства, так как исключена дополнительная поразрядная запись единиц в определенные разряды считанных из накопителя слов.

10В0214

2

Составитель Г. Бородин

Редактор Л. Веселовская Техред Т.Дубинчак КорректоР С. Шекмар

Заказ 1366/52 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4