Устройство прерывания

 

УСТРОЙСТВО ПРЕРЫВАНИЯ,содержащее дешифратор адреса, регистр текущего состояния, первый и второй триггеры, регистр запроса прерываний, блок приоритета, первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства, управляющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адреса соединен с входом управления записью регистра текущего состояния и с нулевым входом первого триггера, единичньй выход которого соединен с входом управления записью регистра прерываний, первая группа входов которого подключена к входам внешних запросов на прерывание устройства, выходы регистра запроса прерываний подключены к входам блока приоритета, выходы которого подключены к входам первого элемента И-НЕ и шифратора, выходы которого подключены к группе входов блока элементов И и к первой группе входов компаратора, вторая группа входов которого соединена с выходами регистра текущего состояния, группа входов которого является первой группой информационных входов устройства , выход компаратора подключен к первому входу второго элемента И-НЕ, второй вход которого под- „ ключей к выходу первого элемента И-НЕ, а третий - к выходу элемента задержки, вход которого соединен с нулевым выходом первого триггера, выход второго элемента И-НЕ подключен к единичному входу второго тригi гера, нулевой вход которого и управляющий вход блока элементов И соеСЛ динен с входом подтверждения прерываний устройства, нулевой выход второго триггера подключен к единичному входу первого триггера, выходы блока элементов И являются информационными выходами устройства, отличающееся тем, что, с целью расширения области примене00 ния устройства, в него введены регистр подключения прерываний, ре t;D ел гистр программируемых запросов, дешифратор подключения прерываний, управляющий вход которого соединен с .первым выходом второго триггера, группа входов дешифратора подключения прерываний подключена к выходам регистра подключений прерьгоаний , выходы дешифратора подключения прерываний подключены к вькодам запросов прерываний устройства, выход дешифратора адреса подключен к входам управления записью регистра программируемых запросов и регистра подключения прерываний, группы вхо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) з(я) С 06 F 9/46

I х, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3443688/18-24 (22) 27.05.82 (46) 07.04.84. Бюл, 13 (72) В.П. Молоков (71) Специальное конструкторское бюро промышленной автоматики (53) 681.325 (088.8)

1 (56) 1. "Электроника" (США), т. 52, 1979, 9 11, с. 85. 86.

2. Коган Б.М. и Сташин В.Е.

"Микропроцессоры в цифровых системах. М., "Энергия", 1979, с. 152-154 (прототип) . (54)(57) УСТРОЙСТВО ПРЕРЫВАНИЯ,содержащее дешифратор адреса, регистр текущего состояния, первый и второй триггеры, регистр запроса прерываний, блок приоритета, первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства, управляющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адреса соединен с входом управления записью регистра текущего состояния и с нулевым входом первого триггера, единичный выход которого соединен с входом управления записью регистра прерываний, первая группа входов которого подключена к входам внешних запросов на прерывание устройства, выходи регистра запроса прерываний подключены к входам блока приоритета, выходы которого подключены к входам первого элемента И-НЕ и шифратора, выходы которого подключены к группе входов блока элементов И и к первой группе входов компаратора, вторая группа входов которого соединена с выходами регистра текущего состояния, группа входов которого является первой группой информационных входов устройства, выход компаратора подключен к первому входу второго элемента И-НЕ, второй вход которого подключен к выходу первого элемента И-НЕ, а третий — к выходу элемента задержки, вход которого соединен с нулевым выходом первого триггера, выход второго элемента И-НЕ подключен к единичному входу второго триггера, нулевой вход которого и управляющий вход блока элементов И соединен с входом подтверждения прерываний устройства, нулевой выход второго триггера подключен к единичному входу первого триггера, выходы блока элементов И являются инфор мационными выходами устройства, .о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства, в него введены регистр подключения прерываний, регистр программируемых запросов, дешифратор подключения прерываний, уп. равляющий вход которого соединен с первым выходом второго триггера, группа входов дешифратора подключения прерываний подключена к выходам регистра подключений прерываний, выходы дешифратора подключения прерываний подключены к выходам запросов прерываний устройства, выход дешифратора адреса подключен к входам управления записью регистра программируемых запросов и регистра подключения прерываний, группы вхо1084795 дов которых подключены соответственно к второй и третьей группам информационных входов устройства, 1

Изобретение относится к вычислительной технике и может быть использовано в мультимикропроцессорных системах.

Известно устройство выдачи кода запроса прерывания на магистраль микропроцессорной системы, входящее в состав. устройства для аппаратной реализации программных прерываний, содержащее порт вывода, на информа« 10 ционных входах которого закоммутирован код запросов прерывания, его информационные выходы подключены к шине данных магистрали, а его управляющий вход подключен к шине. 15 подтверждения прерывания процессора.

При реакции процессора на запрос прерывания процессор вырабатывает сигнал подтверждения прерывания, по которому порт вывода вьдает на шины 20 данных код запроса прерывания,saкоммутированный на его информационных входах )1) .

Недостатком устройства являются ограниченные возможности, обуслов- 25 ленные невозможностью его применения при наличии нескольких запросов прерывания без введения дополнительных технических средств.

Наиболее близким к изобретению по технической сущности является субпроцессор для обработки прерываний, содержащий блоки приоритетных прерываний, порт ввода-вывода,инверторы, входы кода прерывания бло- 35 ков приоритетных прерываний и информационные выходы порта вводавывода подключены к шинам данных, входы разрешения записи текущего состояния блоков приоритетного прерывания и входы выбора устройства порта ввода-вывода подключены к выходам дешифратора портов ввода-вывода, выходы блока вектора прерывания блоков приоритетных прерываний подключены к информацион ным входам порта ввода-вывода,вывыходы регистра программируемых запросов подключены к второй группе входов регистра запросов прерываний.

1 ходы запроса прерывания блоков приоритетных прерываний подключены к входу первого инвертора, выход которого соединен с входом стробирования порта-вывода, выход прерывания которого соединен с входом второго инвертора, выход которого подключен к шине запроса прерывания, связанной с процессором.

Известный субпроцессор обработки прерываний подключается к интервейсу микропроцессорной системы как внешнее устройство. При поступлении на входы блоков приоритетных прерываний сигналов запросов прерываний от .периферийных устройств субпроцессор формирует сигнал запроса прерывания, поступающий в микропроцессор, восприняв который микропроцессор выполняет команду ввода вектора прерывания иэ субпроцессора, по которой с выходов порта ввода-вы вода на шины данных выдается код вектора прерывания j2) .

Недостатком известного устройства является то, что оно позволяет организовать прерывание только в одном микропроцессоре.

Цель изобретения — расширение области применения устройства.

Поставленная цель достигается тем, что в устройство прерывания содержащее дешифратор адреса, регистр текущего состояния, первый и второй триггеры, регистр запроса прерываний, блок приоритета, первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства,управляющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адI реса соединен с входом управления записью регистра текущего состояния и с нулевым входом первого триггера, 1084795 единичный выход которого соединен с вхо 3 вход сигнала вывода устройства ревходом управления записью регистра гис 4

1 гистр подключения прерываний епрерываний, первая группа входов ко. гист 5 й, регистр программируемых запросов еторого подключена к входам внешних 6 резапросов на прерывание устройства, гистр тек его c ущ остояния,триггер 7, выходы регистра запроса прерываний регистр 8 зап росов прерывании, входы подключены к входам блока приоритета

9 и 10 внешних. за просов на прерывавыходы которого подключены к входам ние, блок 11 и ио р ритета, элемент И.-НЕ первого элемента И-НЕ, и шифратора

12. шифрато . 13 б р,, лок элементов И 14.

Ратора, компаратор 15, элемент И-НЕ 16 элевыходы которого подключены к группе 17

Э мент 1 задержки, триггер 18 входов блока элементов И и к первой вхо 19 э Р группе входов .компаратора вторая вход подтверждения пре ываний

t я устройства, дешифратор 20 по клювхо р р аний группа входов которого соединена с подключения прерываний, выходы 21 и 22 з— выходами регистра текущего состояд и 22 запросов прерываний устройства ин о— ния, группа входов которого является мационные выходы 23 ст ойс первой группой информационных вхо- фо формационные входы 24-29 ст и дов устройства, выход компаратора ° Б устроиства. лок приоритета содержит входы подключен к первому входу второго 30, элементы HE 31, элементы И-НЕ элемента И-НЕ, второй вход которого 32 и 33 выходы 34. подключен к выходу первого элемен- 20

Устрой б тройство работает следующим та И-НЕ, а третий — к выходу элемен- образом. с н левым та задержки, вход которого соединен При единичном овн чном уровне сигнала на с улевым выходом первого триггера управляющих вх

Э входах регистров 4-6 и выход второго элемента И-HE подклю- 8 их их состояние не изменяется, при чен к единичному входу второго триг- 25 нулевом уровне сигнала на управляюр гистров - и 8 инфоргера, через нулевой вход которого щих входах реги 4-6 8 и управляющий вход блока элементов И. мация с их ф их информационных входов соединены с входом подтверждения передается на их выходы. прерываний устройства, нулевой выход В исхо исходном состоянии входные сигвторого триггера подключен к единич- налы— алы — сигнал вывода, поступающий ному входу первого триггера, выходы с входа 3 б входа, сигнал подтверждения прелока элементов И являются информа- рывания от процессоров с входа 19 ционными выходами устройства введены сигнал

У налы запросов прерываний от -пери. регистр подключения прерываний ре- фери"

Э ерииных устройств с входов 9 и 10, гистр программируемых запросов де- а также в кже выходные сигналы регистра 5 шифратор подключения прерываний уп- З5 программи программируемых прерываний имеют равляющий вход которого соединен с уровень логи огическои единицы и не первым выходом второго триггера груп- изменяют с

Э яют состояния устройства.Тригпа входов дешифратора подключения геры 7 18 б и о ращены в нулевое соспрерываний подключена к выходам ре- :тояние. Сигнал нулевого уровня с гистра подключения прерываний, выходы единичного выхода триггера 7 разредешифратора подключения прерываний шает прохождение сигналов запросов подключены к выходам запросов преры- . прерываний от периферийных устройств ванин устройства, выход дешифратора через регистр 8 запроса прерываний, адреса подключен к входам управле- и при отсутствии сигналов нулевого ния записью регистра программируемых Уровня на каком-либо входе блока 11 запросов и регистра подключения пре- приоритета сигналы на его выходе бурываний, группы входов которых под-,дут иметь единичные уровни в соУ ключены соответственно к второй и ответствии с чем на выходе первого третьей группам информационных входов элемента И-НЕ 12 формируется сигнал устройства, выходы регистра програм- 10 нулевого уровня, запрещающий формимируемых запросов подключены к второй Рование на.выходе второго элемента группе входов регистра запросов преры- И-НЕ 16 нулевого уровня сигнала уставаний. новки триггера 18 в единичное состояНа фиг.1 дана структурная схема ние. устройства прерывания на фиг.2 - то з5 Сигнал единичного уровня со входа же, блока приоритета. . 19 не изменяет состояние триггера

Устройство содержит дешифратор 1 18, а единичный сигнал на нулевом адреса, адресные входы 2 устройства, выходе триггера 18 не изменяет сос1084 795 тояние триггера 7 и запрещает формирование сигналов запросов прерываний процессоров на выходах дешифратора

20 подключения прерываний. Единичный уровень сигнала подтверждения преры- 5 вания от процессоров, поступающий со входа 19 на первый вход группы элементов в высокоомное (третье) соотояние, и передачи информации на информационные выходы 23 не проис- 10 ходит.

В регистр 4 подключения прерываний в исходном состоянии занесена информация, указывающая в какой из процессоров многопроцессорной систе- 15 мы будет формироваться сигнал запроса прерывания с выхода дешифратора

20 подключения прерывания. В регистр 6 текущего состояния занесен код уровня текущей программы, опре- 20 деляющий степень важности выполняемой программы.

При появлении на информационных входах регистра 8 запроса прерываний одного или нескольких сигналов ну- 25 левых уровней на вход блока 11 приоритета поступают сигналы нулевых уровней. При наличии "0" на одном из выходов блока 11 шифратор 13 формирует двоичный код, поступающий на q0 компаратор 15, а элемент И-НЕ 12 по любому нулевому входному сигналу формирует единичный сигнал. На компараторе 15 происходит сравнение двоичного кода регистра 6 текущего состояния и шифратора 13, и при большем значении кода шифратора 13, т.е. приоритет источника запроса. прерывания выше приоритета выполняемой программы, на выходе компарато- 0 ра 15 формируется единичный сигнал.

Если значение кода шифратора 13 не превышает значение кода регистра 6 текущего состояния, то на выходе компаратора 15 формируется сигнал нулевого уровня.

Элемент 17 задержки служит для задержки положительного фронта сигнала на время распространения сигнала от входов регистра 8 запроса прерываний до входа элемента И-НЕ 16.

В данном случае элемент 17 задержки повторяет единичный уровень сигнала с нулевого выхода триггера 7.При сов. падении единичных сигналов на входах

")S нии единичных сигналов на входах элемента И-НЕ 16 íà его выходе формируется нулевой сигнал, устанавливающий в единичное состояние триггер

18, нулевой сигнал с выхода которого поступает на вход дешифратора 20 подключения прерываний, а также устанавливает в единичное состояние триггер 7. По единичному уровню сигнала с единичного выхода триггера 7 в регистре 8 запроса прерываний фиксируются запросы прерываний, поступающие на вторые и третьи его входы, и устройство прерывания не воспринимает новых запросов, т.е. блокируется. На выходд блока 17 задержки повторяется нулевой сигнал, а сигнал установки триггера 18 снимется.

При поступлении нулевого. сигнала на управляющий вход дешифратора 20 подключения прерываний последний, в соответствии с информацией в регистре 4 подключения прерываний, формирует один из сигналов запросов прерываний, поступающий к процессорам со входов 21 и 22.

После реакции на запрос прерываний того процессора, к которому был сформирован сигнал запроса прерывания, этот процессор получает доступ к магистрали микропроцессорной системы и формирует нулевой уровень сигнала подтверждения прерывания от процессора, поступающий на вход

19 ° По нулевому уровню этого сигнала сбрасывается триггер 18, а также разрешается передача информации через блок элементов И 14. Двоичный код запроса прерывания с выходов блока 14 поступает на информационные выходы 23. Процессор воспримет код запроса прерывания и переходит на соответствующую этому коду подпрограмму. В процессе дальнейшей работы этот процессор должен разблокировать устройство прерывания.

После получения доступа к магистрали он выдает на адресные входы 2 адрес, который соответствует устройству прерывания, а на информационные входы 24-29 выдает информацию для регистров 4-6 и формирует сигнал вывода, поступающий на вход

3. На выходе дешифратора 1 адреса формируется нулевой уровень сигнала,по которому в регистры 4-6 заносится соответствующая им информация и устанавливается в нулевое состояние триггер 7.

Вследствие того, что на первый и второй входы элемента И-НЕ 16 некоторое время поступают единичные сигналы, осуществившие первое сраi084795 батывание триггера 18, разрешающий сигнал на третий вход элемента И-НЕ

36 поступит с задержкой.

Использование изобретения позво ляет расширить область применения устройства.

Составитель М. Куряшев

Техред М.Тепер Корректор И. Шароши

Редактор О. Бугир

Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2012/44

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4