Арифметическое устройство

 

АРИФМЕТ№ЕСКОЕ УСТРОЙСТВО, содержащее п( h- число разрядов) вычислительных блоков, каждый из которых содержит три регистра, сумматор-вычитатель , триггер, первый и второй элементы И, первую и вторую группы элементов И, первый элемент ШШ, первую группу элементов ИЛИ, причем входы разрядов первого , второго и третьего регистров первого вычислительного блока соединены соответственно с первым, вторьм и третьим информационньми входами устройства, выходы разрядов со знакового по (п-1)-й третьего регистра j-ro вычислительного блока (, , (п-1)) соединены со сдвигом на один разряд вправо с входами разрядов третьего регистра (j+1)-ro вычислительного блока, выход первого элемента ШШ f-ro вычислительного блока соединен с единичным входом триггера (j+1)-ro вычислительного блока, выходы элементов ИЛИ первой группы j-ro вычислительного блока соединены ответственно с входами разрядов второго регистра (j+1)-ro вычислительного блока, выходу разрядов третьего регистра п-го вычислительного блока являются первьвм информационным вьгхо-. дом устройства, выходы элементов ИЛИ первой группы h-го вычислительного блока являются вторым информационным выходом устройства, шина управления операцией умножения устройства соединена с первив входом элемента И каждого вычиСлительняго блока, шина управлении операцией деления устрой|ства соединена с первым входом второго элемента И каждого вычислительного блока, шина управления ъпер ацией извлечения квадратного корня соеди нена с первьм входом элементов И первой группы каждого вычислительного .блока, причем в каждом вычислительном блоке единичный выход триггера (Л соединен с управляющим входом сумма ,тора-вычислителя, выходы информационных разрядов первого регистра соединены соответственно с первой группой информационных входов сумматора-вычитателя , выходы разрядов с первого по п-й второго регистра соединены соответственно с второй группой иноо со ел формационных входов сумматора-вычитателя , с вторьми входами элементов И с второго по п-й первой группы элементов И и с первыми входами элементов И с первого по п-й второй группы элементов И, второй вход первого эле1 юнта И первой группы соединен с инверсным выходом знакового разряда сумматора-вычитателя, выход п-го разряда третьего регистра соединен с вто тцгым входом первого элемента И, выходы первого и второго элементов И соединены соответственно с входами первого элемента ИЛИ, выходы элементов И первой и второй групп соединены

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

З ц G 06 F 7/38

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3504678/18-24 (22) 20. 10.82 (46) 30.04.84. Бюл. У 16 (72) А.А.Мельник и И.Г.Цмоць (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

В 479111, кл. G 06 F 7/52, 1973.

2. Авторское свидетельство СССР

В 798825, кл. G 06 F 7/38, 1981 (прототип). (54)(57) АРИФМЕТИ П .СКОЕ УСТРОЙСТВО, содержащее h(h- число разрядов) вычислительных блоков, каждый иэ которых содержит три регистра, сумматор-вычитатель, триггер, первый и второй элементы И, первую и вторую группы элементов И, первый элемент ИЛИ, первую группу элементов ИЛИ, причем входы разрядов первого, второго и третьего регистров первого вычислительного блока соединены соответственно с первым, вторым и третьим информационными входами устройства, выходы разрядов со знакового по (n-1)-й третьего регистра j-ro вычислительного блока (1, (h-1)) соединены со сдвигом на один разряд вправо с входами разрядов третьего регистра (j+1)-го вычислительного блока, выход первого элемента ИЛИ 1-ro вычислительного блока соединен с единичным входом триггера (j+1)-ro вычислительного блока, выходы элементов ИЛИ первой группы j-го вычислительного блока соединены со- ответственно с входами разрядов второго регистра (j +1)-ro вычислительного блока, выходы разрядов третьего регистра h-ro вычислительного блока

„SU„„1089577 A являются первым информационным выхо-. дом устройства, выходы элементов ИЛИ первой группы h-ro вычислительного блока являются вторым информационным выходом устройства, шина управления операцией умножения устройства соединена с первыи входом элемента И каждого вычислительного блока, шина управления операцией деления устройства соединена с первым .входом второ1 го элемента И каждого вычислительного блока, шина управления операцией извлечения квадратного корня соеди нена с первым входом элементов И первой группы каждого вычислительного

;блока, причем в каждом вычислитель- g ном блоке единичный выход триггера соединен с управляющим входом сумматора-вычислителя, выходы информационных разрядов первого регистра соединены соответственно с первой группой р информационных входов сумматора-вычитателя, выходы разрядов с первого

ïo h-й второго регистра соединены р соответственно с второй группой ин- р формационных входов сумматора-вычита- © теля, с вторыми входами элементов И с второго по и -й первой группы элементов И и с первьхи входами элементов И с первого по и-й второй группы 4 элементов И, второй вход первого элемента И первой группы соединен с инверсным выходом знакового разряда сумматора-вычитателя, выход h-ro pasряда третьего регистра соединен с вто.рым входом первого элемента И, выходы первого и второго элементов И соединены соответственно с входами первого элемента ИЛИ, выходы элементов И первой и второй групп соединены

1089577 соответственно с входами элемен" тов ИЛИ первой группы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и точности вычисления, в него введены элемент ИЛИ, элемент И. а.в каящый вычислительный блок введе-! ны третий и четвертый элементы И, третья, четвертая, пятая, шестая и седьмая группы элементов И, второй и третий элементы ИЛИ, вторая группа элементов ИЛИ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы элемента ИЛИ соединены соответственно с входаии знаковых разрядов первого и второго регистров первого вычислительного блока, а его выход - с пер« вым входом элемента И, второй вход которого соединен с шщой управления операцией деления устройства, а выход - с информационным входои триггера первого вычислительного .блока, вход. запуска устройства соединен с . управляющими входаии триггера, первого, второго и третьего регистров j"ro () 1-ü) вычислительного блока, шина управления операцией умножения устрой. ства соединена с первьии входами элементов И четвертой и седьмой группы, с первыми входами третьего элемента ИЛИ и четвертого элемента И, шина ,управления операцией деления устройст ва соединена с первьжи входами элемен. тов И шестой группы, с вторым входои третьего элемента ИЛИ и с первым входои третьего элемента И, шина управления операцией извлечения квадратного корня устройства соединена с пер вьян входами элементов И третьей и йятой групп,: выходы элементов ИЛИ вто рой группы элементов 1-го вычислитель ного блока (11 — (и-1)) соединены с входами разрядов первого регистра ()+1)-ro вычислительного блока, выход второго элемента ИЛИ . -го вычислитель ного блока соединен с входом первого разряда третьего регистра (j+1)-ro вычислительного блока, выходы элементов ИЛИ второй группы и-го вычислительного блока являются третьим информационный выходом устройства, причем в калдом вычислительном блоке третьего и четвертого элементов И соединены соответственно с входами второго элемента ИЛИ, выходы элементов И с третьей по седьмую группы .соединены соответственно с входаии элементов ИЛИ второй группы, (h+1)-й выход которой соединен с вторым входом четвертого элемента И, второй вход третьего элемента И соединен с инверсным выходом первого элемента

ИСКЛЮЧАЮЩЕЕ. ИЛИ, прямой выход которого соединен с вторым входом второго элемента И, выходы разрядов первого регистра соединены со сдвигом на один разряд влево с вторыми входами элементов И третьей группы и со сдвигом на один разряд вправо — с вторыми входаии элементов И четвертой группы,. знаковый разряд второго регистра соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым вы-: ходом знакового разряда сумматорами вычитателя и третьими входами элементов И третьей группы, инверсный выход знакового разряда сумматора-. вычитателя соединен с вторыми входами элементов И пятой группы, выходы разрядов сумматора-вычитателя соединены со сдвигом на один разряд влево с третьими входами элементами И пятой группы и со сдвигом на один разряд вправо - с вторыми вхо, дами элементов И седьмой группы, выход П-ro разряда третьего регистра соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с третьими входами элементов И пятой группы, с вторыии входами элементов И третьей и шестой групп, выход (ь+11- ro разряда третьего регистра соединен с вторым входом второго элемента

ИСКЛЮЧАЮЩЕЕ HJIH, прямой выход которого соединен с третьими входами элементов И седьмой группы, инверсный выход второго элемента ИСКЛЮЧАЮЩЕЕ ЩИ соединен с третьими входами эле-. ментов И четвертой группы, выход третьего элемента ИЛИ соединен с вторымй входаии элементов И второй группы.

Изобретение относится к вычисли(тельной технике H мохет быть использовано при построении вычислительных усгройств для выполнения операций

1089577 4 умножения, деления, извлечения квадратного корня при обработке больших массивов многоразрядных чисел.

Известно арифметическое устройство, содержащее h последовательно .сое- Ь диненных однотипных блоков, каждый из которых содержит два регистра, формирователь в+1 старших разрядов, два триггера.и элемент И Г13.

Однако это устройство предназначе- 10 но для обработки массива чисел одновременно, а не массива из пар чисел, и не может выполнять операции деле- ния и извлечения квадратного корня.

Наиболее близким к предлагаемому 15 является устройство, содержащее h последовательно соединенных вычислительных блоков, каждай из которых содержит три регистра, сумматор, блок анализа, триггер, первый коммутатор, 20 второй коммутатор, содержащий первый и второй элементы И-ИЛИ, причем в каждом из последовательно соединенных блоков группа разрядных выходов первого регистра соединена с первой группой соответствующих разрядных входов сумматора, первый вход первого коммутатора соединен с первой и второй управляющими шинами устройства, второй вход первого коммутатора сое- ЗО динен с третьей управляющей шиной устройства,- а третий вход первого коммутатора - с выходом блока анализа, вход которого соединен с выходом знакового разряда сумматора, выход первого коммутатора соединен с К-м разрядным входом второго регистра (где К1, ..., n ), 1-е прямые выходы второго регистра К-го блока соединены с -и входами второго регистра (К+1)-й ячейки, а (К+1)-й выход второго регистра К-го блока соединен с четвертым входом первого коммутатора (К+1)-го блока, К-й инверсный выход второго регистра К-й ячейки 45 ! соединен с первым входом первого элемента И-ИЛИ второго коммутатора К-го блока, второй вход первого элемен.та И-ИЛИ второго коммутатора соединен с первой и второй управляющими шинами, а третий и четвертый входы - с третьей управляющей шиной и (К+1)-м, 1 прямым выходом второго регистра, соответственно выход первого элемента И-ИЛИ второго коммутатора соединен .С ) с вторым входом сумматора, выход k-го разряда сумматора К-го блока соединен с (i+1)-м разрядным входом первого

Регистра (К+1)-го блока, i-ый разрядный выход .третьего регистра К-го блока соединен с (i-1)-м входом третьего регистра (К+1)-го блока, п-.é разряд третьего регистра соединен с выходом триггера и с первым входом второго элемента И-ИЛИ второго коммутатора, второй и третий входы которого соединены с первой управляющей шиной и второй и третьей управляющими шинами соответственно, а вход триггера соединен с выходом блока анализа.

Устройство содержит также и трупп элементов ИЛИ и И, а второй коммутатор каждой нз последовательно соединенных блоков дополнительно содержит (h-1) элементов И, причем каждая группа элементов ИЛИ и И содержит первый и второй элемент И и элемент ИЛИ, причем в каждой группе элементов ИЛИ и И первые входы первого и второго злементов И соединены с первой управляющей шиной устройства, вторые входы первого н второго элементов И соединены с второй и третьей управляющими шинаыи устройства соответственно, выходы первого и второго элементов И соединены соответственно с первым и вторым выходами элемента NIH, выход элемента ИЛИ соединен с соответствующим входом второго регистра первого блока устройства и с четвертым входом первого коммутатора первого блока устройства, причем в каждом втором коммутаторе каждьй из последовательно соединенных блоков пятый к шестой входы первого элемента И-ИЛИ соединены с первыми входами (h -1) элементов И и с выходом второго элемента И-ИЛИ, четвертый вход второго элемента И=ИЛИ соединен с выходом первого разряда третьего регистра, вторые входы (ti-1) элементов И соедине-: ны с соответствующими инверсными выходами разрядов второго регистра, а выходы (и-t) элементов И соединены с вторыми входами соответствующих разрядов сумматора.

Результат операции умножения получается с точностью до n-ro разряда, а операция деления и извлечения квадратного корня выполняются над h-разрядными числами f23.

Недостатками устройства являются относительно невысокое быстродействие при выполнении операций деления и извлечения квадратного корня, а также низкая точность вычисления при выпол1089577 ненни операции умножения, деления, извлечения корня. .Цель изобретения — повышение быстродействия устройства и точности вычисления. 5

Поставленная цель достигается тем, что в арифметическое устройство, содержащее ti(n - число разрядов) вычислительных блоков, каждый иэ которых содержит три регистра, сумматор-вычитатель, триггер, первый и второй элементы И, первую и вторую группу элементов И, первый элемент. ИЛИ, первую группу элементов ИЛИ, причем входы разрядов первого, второго и третьего регистров первого вычислительного.,блока соединены соответственно с первым, вторым и третьим информационнъми входами устройства, выходы разрядов со знакового по 20 (n -1)-й третьего регистра 1-го вычислительного,блока (j=1 ..., (и-13) соединены со сдвигом на один разряд вправо с входами разрядов третьего регистра (j+1)-ro вычислительного блока, выход первого элемента ИЛИ

j-ro вычислительного блока соединен с единичным входом триггера (ф +1)"го вычислительного блока, выходы элементов ИЛИ первой группы 1-го вычисли- 30 тельного блока соединейы соответственно с выходами разрядов второго регистра (j+1)-го вычислительного блока, выходы разрядов третьего регистра д-ro вычислительного блока являются первым информационным выходом устройства, выходы элементов ИЛИ первой группы n-ro вычислительного блока являются вторым информационным выходом устройства, шина управления 40 операцией умножения устройства соединена с первым входом первого элемента И каждого iBblчислительного блока, шина управления операцией деления устройства соединена с первым входом 45 второго элемента И каждого вычис щ-;

1 тельного блока, шина управления операцией извлечения квадратного корня соединена с первыми входами элементов И первой группы каждого вычисли.тельного блока, причем в каждом вычислительном блоке единичный выход триггера соединен с управляющим входом сумматора-вычитателя, выходы информационных разрядов первого регист- ра соединены соответственно с первой . группой информационных входов сумматора-вычитателя, выходы разрядов с первого по П-й второго регистра соединены соответственно с второй группой информационных входов сумматоравычитателя,. с вторыми входами элемен-. тов И с второго ao h-й первой группы

1 элементов И и с первыми входами эле ментов И с первого по н-й второй группы элементов И, второй вход первого элемента И первой группы соединен с инверсным выходом знакового разряда сумматора-вычитателя, выход h-го разряда третьего регистра соединен с вторым входом первого элемента И, выходы первого и второго элементов И соединены соответственно с входами первого элемента ИЛИ, .выходы элементов И первой и второй групп соединены соответственно с входами элементов. ИЛИ первой группы, введены элементы ИЛИ, элементы И, а в каждый вычислительный блок введены третий н четвертый элементы И, третья, четвертая, пятая, шестая и седьмая группы элементов И, второй и третий элементы ИЛИ,. вторая группа элементов ИЛИ, первый и второй элементы "

ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы эле.мента ИЛИ соединены соответственно с входами знаковых разрядов первого и второго регистров первого вычислительного блока, а его выход - с первым входом элемента И, второй вход, которого соединен с шиной управления операцией деления устройства, а выход - с информационным входом триггера первого вспомогательного блока, вход начальной установки устройства соединен с управляющими входами триггера, первого, второго и третьего регистров j-ro (1 1 -п) вычислительного блока, шина управления операцией умножения устройства соединена с первыми входами элементов И четвертой и седьмой группы, с первыми входами третьего элемента ИЛИ и четвертого элемента И, шина управления операцией деления устройства соединена с первыми входами элементов И шестой группы, с вторым входом третьI его элемента ИЛИ и с первым входом третьего элемента И, шина управления операцией извлечения квадратного корня устройства соединена с первыми входами элементов И третьей и пятой групп, выход элементов ИЛИ второй группы j-ro вычислительного блока (j=1 - (о-1)) соединен с входами раз,рядов первого регистра (j+ 1)-го вычис1089577 лительного блока, выход второго элемента ИЛИ j-ro вычислительного блока соединен с входом первого разряда третьего регистра (j+1)-го вычислительного блока, выходы элементов ИЛИ 5 второй группы п-го вычислительного блока являются третьим информационным выходом устройства, причем в каждом вычислительном блоке выходы третьего и четвертого элементов И соединены соответственно с входами второго элемента ИЛИ, выходы элементов И е третьей по седьмую группы соединены соответственно с входами элементов ИЛИ ,второй группы, (и+1)-й выход которой 15 соединен с вторым входом четвертого элемента И, второй вход третьего элемента И соединен с четвертым выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с вторым 20 входом второго элемента И, выходы разрядов первого регистра соединены со сдвигом на один разряд влево с вторыми входами И третьей группы и со сдвигом на один разряд вправо - с вторыми2 входами .элементов И четвертой группы, знаковый разряд второго регистра соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом знако-30 вого разряда сумматора-вычитателя и с третьими входами элементов И третьей группы, четвертый выход, знакового разряда сумматора-вычитателя соединен с вторыми входами элементов И пятой группы, выходы разрядов сумматоравычитателя соединены со сдвигом на один разряд влево с третьими входами элементов И пятой группы и со сдвигом на Один разряд вправо — с вторы- 40 ми входами элементов И седьмой груп-. пы, выход.h-ro разряде третьего регистра соединен с первым входом второ. го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, i треть ими входами элементов И пятой группы 4 с вторыми входами элементов И третьей и шестой групп, выход (и+1)-ro разряда третьего регистра соединен с

I вторым входом второго элемента ИСИЮ»

ЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с третьими входами элементов И седьмой группы, инверсный выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ еое . дийен с третьими входами элементов И четвертой группы, выход третьего элемента ИЛИ соединен с вторыми входами .элементов И второй группы, На чертеже дана структурная схема арифметического устройства.

Арифметическое устройство содержит .элемент ИЛИ 1, элемент И 2 и и вычислительных блоков 3, каждый вычислительный блок 3 содержит первый 4, второй 5, третий 6 регистры, сумматорвычитатель 7, триггер 8, первый 9 и второй 10 элементы И, первая 11 и вторая 12 группы элементов И, пер- вый 13 элемент ИЛИ, первая группа 14 элементов ИЛИ, третий 15 и четвертый 16 элементы И, третья 17; четвертая 18, пятая 19, шестая 20 и седьмая 21 группы элементов И, второй 22 и третий 23 элементы ИЛИ, вторая группа:24 элементов ИЛИ, первый 25 и второй 26 элементы ИСКЛЮЧАВШЕЕ ИЛИ; ши" ны 27, 28 и 29 управления операциями соответственно умножения,.деления и извлечения квадратного корця устройства.

Устройство работает следукнцим образом»

Умножение производится с младших разрядов множителя со сдвигом частного произведения вправо при неподвижном множимом. Частное произведение в зависимости от значения а и n+1 разряда множителя получается или путем сложения содержимого первого регистра 4 с содержимым второго регист.ра 5 (й=0; (n+1) 1), или путем вычитания содержимого второго регистра 5 иэ содержимого первого регистра 4 (0=1; h +1 0), или в качестве частного произведения берется содержимое первого регистра 4 (оп+1).

Деление сводится к выполнению последовательности вычитаний (знак делителя равен знаку (i-1)-го частного остатка) или суммирований (знак делителя не равен знаку (i-1)-ro частного остатка) делителя сначала с делимым, а затем с образовавшимся в процессе ,деления частных остатков и сдвигу частных остатков на один разряд влево.

После каждого вычитания или суммирования определяется значение f-го разрядного частного: -1 (знак делителя равен знаку -го частного остатка) или 0 (знвк делителя не равен знаку

1-го частного остатка).

Извлечение квадратного корня сво дится к выполнению последовательности .вычитаний чисел, полученных в процессе вычисления сначала из подкорен,ного выражения, а затем иэ частных

1089577 подкоренных выражений, за которые берутся или результат вычитания (результат вычитания положительный) или предыдущее подкоренное выражение (результат вычитания отрицательный), сдвинутое на один разряд влево. Первое число, которое вычитается, равно 0,01. Знак результата этого вычитания определяет старший разряд результата извлечения квадратного корня (результат положительный — старший разряд В =1, отрицательный

8 =0), остальные разряды (В

В ) определяются аналогично. Последующие числа вычитания получаются 15 путем записи кода 01 в два разряда после разрядов результата извлечения корня.

В исходном состоянии все информационные и управляющие входы находят- 20 ся в нуле.

При операции умножения на шину 27 управления операцией умножения подается единичный сигнал, а на шины 28 и 29 управления операциями деления и извлечения квадратного. -.îðня — нулевой. Работа устройства начинается по приходу тактовых импульсов на вход запуска устройства.

По первому тактовому импульсу в 30 триггер 8 н первый регистр 4 первого вычислительного блока 3 записывается нуль, а во второй 5 и третий 6 регистры — соответственно множимое и множитель, Информация на выходе триггера 8 первого вычитательного блока 3 задает сумматору-вычитателю 2 этого же вычитательного блока 3операцию вычитания (нуль на выходе триггера 8). Значение и -ro разряда множителя, проходя через элемент И 1Î и элемейт ИЛИ 20, поступает на информационный вход триггера 8 второго вычислительного блока 3. Значение

h-го и (и+1)-ro разрядов множителя поступают на второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 26 и в случае, если в и-м и (и+1)-м разрядах записана одна и та же информация, то на прямом выходе . этого элемента будет нулевой сигнал, а на инверсном - единичный сигнал, а в случае, когда в и-м и (n+1)-м разрядах записана информация, наоборот. При единичном сигнале на прямом выходе второго элемента ИСКЛЮЧАЮ@ЕЕ

ИЛИ 26 разрешается прохождение инфориации с выходов сумматора-вычитателя 7, сдвинутой на один разряд вправо, через седьмую группу 21 элементов И и вторую групцу 24 элементов ИЛИ на информационный вход первого регистра 4 второго вычислительного блока 3, а в случае единичного сигнала на инверсном выходе второго элемента ИС (ЛЮЧАЮЩЕЕ ИЛИ 26 разрешается прохождение информации с выходов первого регистра 4, сдвинутой вправо на один разряд, через четвертую группу элементов И и вторую группу 24 элементов ИЛИ на информационный вход первого регистра 4 второго вычитательного блока 3. Информация (и+1)-ro разряда с выхода второй группы 24 элементов ИЛИ проходя через четвертый элемент И 16 н второй элемент ИЛИ 22 поступает на первый разряд информационного входа .третьего регистра 6 второго. вычислительного блока 3, а на остальные входы этого регистра поступает информация с третьего регистра 6 первого вычислительного блока 3, сдвинутая вправо на один разряд. Иножимое с выходов второго регистра 5 первого вычислительного блока, проходя через вторую группу 12 элементов И, первую группу 14 элементов ИЛИ, поступает на вход второго регистра 5 второго вычислительного блока 3. По второму тактовому импульсу информация с выходов первого вычислительного блока 3 поступает в триггер 8, в первый 4, второй S и третий 6 регистры второго вычислительного блока 3. Одновременно в первый вычислительный блок 3 записывается новая информация для выполнения операции умножения.

В каждом вычислительном блоке 3 выполняется одна итерация алгоритма умножения. Результат умножения с удвоенной точностью получается на выходах второй группы 24 элементов ИЛИ, второго элемента ИЛИ 22 и третьего регистра 6 с n -ro вычислительного блока 3 после прохождения данных через все вычислительные блоки 3, т.е. после И-ro тактового импульса.

При операции деления на шину 28 управления операцией деления подается единичный сигнал, а на шины 27 и 29 управления операциями умножения и извлечения квадратного корня - нулевой. Делимое с первого информационного входа устройства поступает на входы первого регистра 4 (старшие разряды полуслова) и с третьего ин1089577

11 формационного входа устройства на входы третьего регистра 6 (младшие разряды полуслова, причем в знаковый разряд записывается младший разряд этого полуслова) первого вычислитель- 5 ного блока 3. Делитель с второго информационного входа устройства поступает на информационный вход второго регистра 5 первого вычислительного блока 3. Знаковые разряды делимого и делителя поступают на элемент ИЛИ 1 и через элемент И 2 на информационный вход триггера 8 первого вычислительного блока 3. Запись ин.формации в триггер 8 и регистры 4 — 6 15 вычислительных блоков 3 происходит по первому тактовому импульсу. Знак ре.зультата, полученный на сумматоре-вычитателе 7;первого вычислительного блока 3, после выполнения операции 20 суммирования (единица на выходе триггера 8) или вычитания (нуль на выходе триггера 8) поступает.на первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25. В случае его равенства со знаком делителя на прямом выходе этого элемента будет нулевой сигнал, а в случае неравенства - единичный. Информация с прямого выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25,. проходя через второй элемент И 10 и 30 первый элемент ИЛИ 13, поступает на информационный вход триггера 8 второго вычислительного блока 3, а ин-" формация с инверсного выхода этого элемента, проходя через третий элемент И 15 и второй элемент ИЛИ 22, поступает на вход тактового разряда третьего регистра б вычислительного

/ блока 3. На остальные входы этого регистра поступает информация с треть- 40 его регистра 6 первого, вычислительного блока 3, сдвинутая вправо на один разряд. Информация из сумматора-вычитателя 7 первого вычислительного бло" ка 3, сдвинутая влево на один разряд, проходя через шестую группу элементов И и вторую группу 24 элементов ИЛН, поступает на вход первого регистра 4 второго вычислительного блока 3 ° Делитель с выхода второго регистра 5 первого вычислительного блока 3, проходя через вторую группу t2 элементов И и первую группу 14 элементов ИЛИ, поступает на вход второго регистра 5 второго вычислитель-. ного блока 3. По второму тактовому импульсу информация с выходов первого вычислительного блока 3 поступает в триггер 8, в первый 4, второй 5 и третий 6 регистры второго вычислительного .блока 3. Одновременно в первый вычислительный блок 3 поступает новая информация Для выполнения операции деления. В каждом вычислительном бло" ке выполняется одна итерация алгоритма деления. Результат деления снимается с выходов второго элемента ИЛИ 22 и третьего регистра 6 h -го вычислительного блока 3 после прохождения данных через все вычислительные блоки 3, т.е. после tl-го тактового импульса. Причем информация на выходе второго 22 элемента ИЛИ является младшим разрядом результата.

При извлечении квадратного корня на шину 29 управления операцией извлечения квадратного корня. подается единичный сигнал, а на шины 27 и 28 управления операциями умножения и деления — нулевой. Подкоренное число с первого информационного входа устройства поступает на входы первого ре гистра 4,(старшие разряды полуслова) и с третьего информационного входа устройства на входы третьего регистра 6 (младшие разряды полуслова) первого вычислительного блока 3.

С второго информационного входа устройства на входы регистра 5 первого вычислительного блока поступают нули, кроме второго разряда, на вход которого поступает единица. По переднему фронту первого тактового импульса нроисходит запись информации в триггер 8 и регистры 4 — 6 вычислительных блоков 3. На сумматоре-вычислителе 7 вычислительных блоков 3 про" исходит вычитание (нуль на выходе триггера 8) содержимого второго регистра 5 из содержимого первого perecta 4. В случае положительного результата вычитания в первом вычислительном блоке 3 этот результат, содержащийся влево на один разряд, проходя через пятую группу 19 элементов И и вторую группу 24 элемен,:тов ИЛИ, поступает на вход первого регистра 4 второго вычислительного блока 3, а в случае отрипательного результата на вход первого регистра .поступает информация с выходов первого регистра 4 первого вычислительного блока 3, проходящая через третью груп" пу 17 элементов И и первую группу 14 элементов ИЛИ, сдвинутая влево на один разряд. Информация на входы вто108957. 7

14 рого регистра 5 второго вычислительного блока поступает через первую группу 11 элементов И и первую группу 14 элементов ИЛИ. Старшие разряды, этой информации (от 1-го до (i-1)-ro 5 разряда) для 1-Fo вычислительного блока соответствуют информации на этих же разрядах регистра 5 i --ro вычислительного блока 3, а младшие (от (i+1)-ro до и-го) — информации младших разрядов этого же регистра, сдвинутой вправо на один разряд, т.е. информация на 1-м разряде регистра 5

1-го вычислительного блока 3 соответствует информации на выходе (i+1)-го разряда регистра 5 (i+.1)-го вычислительного блока 3. Информация на выходе -ro разряда регистра 5 второго вычислительного блока 3 соответствует инверсному значению знака результата 20 вычитания в первом вычислительном блоке 3.

По переднему фронту второго тактового импульса информация с выходов первого вычислительного блока 3 пере- писывается в триггер 8 и регистры 46 второго вычислительного блока 3.

Одновременно в первый вычислительный блок 3 записывается новая информация для выполнения операции извлечения 30 квадратного корня. В каждом вычислительном блоке 3 выполняется одна итерация алгоритма извлечения квадратного корня, Результат извлечения квадратного корня получают на, выходе пер- вой группы 14 элементов ИЛИ и-ro решающего блока 3 после прохождения через все вычислительные блоки 3, т.е. после и-го тактового импульса.

Предлагаемое арифметическое устрой-4р ство работает по конвейерному принципу. Его быстродействие при обработке массивов чисел определяется време- нем выполнения одной итерации в вычислительном блоке 3

45 гДе tc: - вРе 4Я слежениЯ на сУмматоРе- р вычитателе 7; я — время задержки информации элементом И;

+ц щ - время задержки информации элементом ИЛИ.

Быстродействие прототипа при вычислении операций деления и извлечения квадратного корня., которые выполняются за два полутакта, определяется по формуле

Та -2 (t „„+tH+f4 ö tpn+ т+ 4с), где Сс„„ — время сложения на сумматоре;

tpn — время анализа знака сумматора в блоке анализа переполнения;

4т - время срабатывания триггера переполнения;

Фс — время, затраченное на сдвиг информации в первом регистре.

По сравнению с прототипом при выполнении операции деления и извлечения квадратного корня быстродействие предлагаемого арифметического устройства выше .в

Т . 2(+t+t +1 +1+ или и см 4п т с

pþ ъ

°:В Э ° с,, +2 я+2 <или

При построении арифметического устройства на микросхемах серии f55 и разрядности регистров и сумматоров 16 Ь пЕ„С„„„=20 нс. Тогда

Т 150 нс, Т ™380 нс, при этом увеличивается быстродействие в Т 380 ж2

Т 150 раза.

Операция умножения в предлагаемом арифметическом устройстве выполняется с удвоенной точностью, т.е. результат получается 2п-разрядный.

При выполнении операции деления производится деление 2h-разрядного делимого на и-разрядный делитель, а при выполнении операции извлечения квадратного корня он извлекается из 2п-разрядного числа. Таким образом, точность выполнения рассматриваемых операций по сравнению с прототипом значительно выше. 30895j7

Составитель Г. Жуков

Редактор И.Янович Техред М.Асталсщ Корректор А.Зимркосов

Заказ 2934/45 . Тираж 699 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113О35, Иосква, 3-35, Рауаская наб., д. 4/5 .Филиал ППП "Патент", г.ужгород, ул.Проектная, 4