Устройство для приема последовательного кода

 

1. УСТРОЙСТЮ ДЛЯ ПРИЕМА ПОСЛЕДОВАТЕЛЬНОГО КОДА, содержащее в каждом канапе преобразователь входного сигнала, входы которого подключены к входам устройства, буферный регистр, информационные входы которог го объединены, выходы подключены к соответствующим первым выходам устройства , отличающееся , что, с целью повышения надежности , быстродействия и расширения области применения устройства, в каждый канал введены мажоритарные элементы , адресные, первые и второй информационные выходы преобразователя входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов, первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выходам первых мажоритарных элементов подключены к адресным входам соответствующих буферных регистров , выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства , первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены. 2. Устройство по п.1, о т л и чающееся тем, что преобразователь входного сигнала содержит блок формирования сигнала, регистры, триггеры , счетчики, дешифраторы, элементы И, элементы ИЛИ, выход первого триггера подключен к первому входу первого регистра, выходы которого подключены к соответственно объединенным информационным входам второго регистра и первого дешифратора,выходы первого дешифратора подключены к объединенным соответственно информационным входам третьего регистра и первым входам вторых триггеров, выходы которых подключены к первым -9 входам соответствующих первых элемен тов И, выходы которых подключены к соответствующим входам первого элемента ИЛИ, выход второго элемента ИЛИ подключен к объединенным второму входу первого регистра, первому входу первого счетчика и первому входу блока формирования сигнала, выход блока формирования сигнала подключен к первому входу второго 00 элемента И, выход которого подключен к объединенным вторым входам со о первых элементов И и объединенным rtepBbiM входам четвертых регистров, ВЫХ9ДЫ четвертых регистров подклюо чены к третьим входам соответствую00 щих первых элементов И, выходы пер . вого счетчика подключены к соответствукяцим входам второго дешифратора, первый и второй выходы которого подключены соответственно к стробирую щему входу первого дешифратораи вторым входам четвертых регистров, третий выход второго дешифратора подключен к стробирующему входу второго регистра, счетному входу третьего триггера и первому входу третьего элемента И, четвертый выход второго дешифратора подключен к первому входу четвертого триггера, выход

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

З(50 0 08 С 19 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 3467794/18-24 (22) 09.07.82 (46) 30.04.84. Бюл. Р 16 (72 ) В. И. Редченко, Н. В. Кириченко, В. М. Миролюб с кий и В. В ° Ку в а нов (53) 621.398 (088.8) (56) 1.Авторское свидетельство СССР

Р 739654, кл. 0 11 С 19/00, 1976 °

2.Авторское свидетельство СССР

Р 743036, кл. 0 11 С 19/00, 1976.

З.Патент Японии Р 54-27107, кл. 98 (5 ) F 3, опублик. 1979 (прототип). (54 ) (57 ) 1. УСТРОЙСТВО ДЛЯ ПРИЕМА

ПОСЛЕДОВАТЕЛЬНОГО КОДЛ, содержащее в каждом канале преобразователь вход-, ного сигнала, входы которого подклю- чены к входам устройства, буферный регистр, информационные входы которо-. го объединены, выходы подключены к соответствующим первым выходам устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, быстродействия и расширения области применения устройства, в каждый канал введены мажоритарные элементы, адресные, первые и второй информационные выходы преобразователя входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов, первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выходы первых мажоритарных элементов подключены к адресным входам соответствующих буферных регистров, выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства, первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены.

„„SU„„1089608 А

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что преобразователь входного сигнала содержит блок формирования сигнала, регистры, триггеры, счетчики, дешифраторы, элементы И, элементы ИЛИ, выход первого триггера подключен к nepaom входу первого регистра, выходы которого подключены к соответственно объединенным информационным входам второго регистра и первого дешифратора,выходы первого дешифратора подключены к объединенным соответственно информационным входам третьего регистра и первым входам вторых триггеров, выходы которых подключены к первым входам соответствующих первых элемен-9 тов И, выходы которых подключены к соответствукщим входам первого элемента ИЛИ, выход второго элемента

ИЛИ подключен к объединенным второ- % му входу первого регистра, первому входу первого счетчика и первому ф входу блока формирования сигнала, выход блока формирования сигнала подключен к первому входу второго элемента И, выход которого подклю- Я) чен к объединенным вторым входам первых элементов И и объединенным ЯР первым входам четвертых регистров, Я,) выходы четвертых регистров подключены к третьим входам соответствующих первых элементов И, выходы пер- . QQ вого счетчика подключены к соответствующим входам второго дешифратора, первый и второй выходы которого подключены соответственно к стробирунтщему входу первого дешифратора и вторым входам четвертых регистров, третий выход второго дешифратора подключен к стробирующему входу второго регистра, счетному входу третьего триггера и первому входу третьего элемента И, четвертый выход второго дешифратора подключен к первому входу четвертого триггера, выход

1089608 которого подключен к второму входу третьего элемента И, ныход которсго подключен к объединенным первому входу второго счетчика и первому входу пятого триггера, первые ныходы третьего регистра подключены к первым входам соотнетстнующих четвертых элементов И, второй выход третьего регистра подключен к объединенным первому входу пятого элемента И и второму входу второго элемента И, выход пятого элемента И подключен к первому входу шестого элемента И, выход которого подключен к второму входу второго счетчика, выход которого подключен к объединенным счетному входу пятого триггера, третьему входу второго счетчика> второму входу третьего регистра и вторым входам четвертых элементов И, выход пятого триггера подключен к второму входу шестого элемента И, шина логической единицы и шина логического нуля подключены соответственно к первому и нторому управляющему входу третьего триггера, выходы которого подключены к третьему входу второго элемента И, соответстВРННо объединенные первые и вторые входы первого триггера и второго элемента ИЛИ, второй вход пятого элемента И, объединенные третий управляющий вход третьего триггера, второй вход первого счетчика, второй вход пятого триггера, второй вход четвертого триггера, второй вход блока формирования сигнала, вторые входы вторых триггеров и вторые входы четвертых регистров являются соответствующими первыми вхо3

Изобретение относится к автоматике и вычислительной технике и может быть использовано для приема и передачи дискретных сообщений.

Известны устройства,цля приема информации, содержащие входные триггеры, соединенные с регистрами сдвига, выходы которых подключены к выходным шинам или к параллельным регистрам (13 и f2)

В известных устройствах разрядность регистра сдвига равна разрядности и количеству слоев принимаемого кода, что значительно усложняет устройства и снижает их надежность.

Такие устройства не могут работать н мажоритированных системах при рассинхронизации между каналами, а в случае yc asoRKH мажоритаров их чисдами преобразователя сигнала, выходы четвертых элементов И и выходы второго регистра являются соответственно адресными и информационными выходами преобразователя входного сигнала.

3. устройство по. п.2, о т л и ч а ю щ е е с я тем, что блок формирования сигнала содержит мажоритарные элементы, формирователи импульсон, элементы И, элемент ИЛИ, элемент НЕ, триггеры, выход элемента

НЕ подключен к счетному входу первого триггера, первые и вторые выходы первого и второго триггера подключены к соответствующим входам первого и второго элементов И, выходы которых подключены соответственно к объединенным первым и вторым входам тре"тьего и четнертого триггера, выходы третьего и четвертого триггеров подключены соответственно к первым входам первого и второго мажоритарных элементон, вторые и перные входы которых соответственно объединены, выходы первого и второго мажоритарных элементов через соответствующие формирователи импульсов подключены к соответствующим входам элемента ИЛИ, объединенные входы элемента НЕ .и счетный вход второго триггера, .объединенные управляющие входы первого и второго триггера подключены соответственно к первому и второму входам блока формирования сигнала, выход элемента ИЛИ подключен непосредственно к выходу блока формирования сигнала.

2 ло равно числу слоев преобразуемого кода, что также значительно усложняет схему. Кроме того, такие устройства обладают довольно низкими функциональнымИ возможностями, так как не могут произнодить обмен в последовательном коде, Наиболее близким техническим решением к изобретению является устройство для приема последовательного кода, содержащее буферный регистр и блок преобразования входных сигналов, содержащий регистр сдвига (схему преобразования последовательного кода в параллельный ), счетчик импульсон и элемент И. Каждый разряд бу. ферного регистра содержит элементы И (вентильные схемы), а шина сдвига сдвигающего регистра подклю1089608 чена к входу счетчика, разрядность которого определяется разрядностью одного слова входного кода. По заполнению названного счетчика производится перезапись информации с регистра сдвига через трехвходовый элемент И на буферные регистры (31

Однако такое устройство невозможно использовать в резервированных системах при рассинхронизациях между каналами, так как при рассинхронизации между каналами невозможна перезапись задним фронтом на буферный регистр через мажоритары. Кроме того, известное устройство работает по жесткой временной диаграмме, т.е. перезапись производится с регистра сдвига в первый буферный регистр, с первого буферного регистра — во второй и т.д. до достижения последнего. В известном устройстве также возможно возникновение явления

"гонок", поскольку запись информации в регистры формирования сигналов счетчика производится задним фронтом импульса сдвига.

Известное устройство также не может производить обмен записанного кода последовательным кодом по уплотненной магистрали. Изложенное значительно снижает надежность, быстродействие и функцнональные возможности устройства.

Цель изобретения — повышение надежности, быстродействия и расширение области применения устройства.

Поставленная цель достигается тем, что в устройство, содержащее в каждом канале преобразователь входного сигнала, входы которого подключены к входам устройства, буферный регистр, информационные входы которого объединены, выходы подключены к соответствующим первым выходам устройства, в каждый канал введены мажоритарные элементы, адресные, первые и второй информационные выходы преобразователя входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов, первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выходы первых мажоритарных -элементов подключены к адресным входам соответствующих буферных регистров, выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства, первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены.

Преобразователь входного сигнала содержит блок формирования сигнала, регистры, триггеры, счетчики, демифраторы, элементы И, элементы ИЛИ,. выход первого триггера подключен к первому входу первого регистра, выходы которого подключены к соответственно объединенным информационным входам второго регистра и первого дешифратора, выходы первого дешифратора подключены к объединенным соответственно информационным входам

10 третьего регистра .и первым входам вторых триггеров, выходы которых подключены к первым входам соответствующих первых элементов И, выходы которых подключены к соответствую15 щигл вхоДам первого элеменra ИЛИ, выход второго элемента ИЛИ подключен к объединенным второму входу первого регистра, первому входу первого счетчика и первому входу блока формирования сигнала, выход блока формирования сигнала подключен к нервому входу второго элемента И, выход которого подключен к объединенньм вторым входам первых элементов И к

25 объединенным первым входам четвертых регистров, выходы четвертых регистров подключечы к третьим входам соответствующих элементов И, выходы первого счетчика подключены к соответствующим входам второго дешифратора, первый и второй выходы которо го подключены соот ве т ст ве нно к стробирующему входу первого дешифратора v. вторым входам четвертых регистров, третий выход второго деЗ5 шифратора подключен к стробирующему входу второго регистра, счетному входу третьего триггера и первому вход третьего элемента И, четвертый выход второго дешифраropa подключен

40 к первому входу четвертого триггера, выход которого подключеи к второму входу третьего элемента И, выход котого подключен к объединенным первому входу второго счетчика и первому

45 входу пятого триггера, первые выходы третьего регистра подключены к первым входам соответствующих четвертых элементов И, второй выход третьего регистра подключен к объединенным

50 первому входу пятого элемента И и вторрму входу второго элемента и, выход пятого элемента И подключен к первому входу шестого элемента И, выход которого подключен к второму входу второго счетчика, выход кото55 рого подключен к объединенным счетному входу пятого триггера, третьему входу второго счетчика, второму входу третьего регистра и вторым входам четвертых элементов И„ вы6О ход пятого триггера подключен к второму входу шестого элемента И, шина логической единицы и шина логического нуля подключены соответственно к первому и второму управляющему

65 входу третьего триггера„ выходы кото1

1089608 сигнала; на фиг. 5 временная диаграм.чены к третьему входу элемента И, соответственно .нные первые и вторые входы триггера и второго элемента рой вход пятого элемента И, нные третий управляющий .тьего триггера, второй вход. о счетчика, второй вход пятотриггера, второй вход четвертого триггера, второй вход блока формиров ан ия си гналa, вторые входы вторых три г геро в и вторые входы чет ве ртых регистров являются соответствующими первыми входами преобразователя сигнала, выходы четветрых элементов И и выходы второго регистра являются соответственно адресными и информационными выходами преобразователя входного сигнала.

Блок формирования сигнала содер" жит мажоритарные элементы, формирователи импульсов, элементы И, элемент ИЛИ, элемент НЕ, триггеры, выход элемента НЕ подключен к счетному входу первого триггера, первые и вторые выходы первого и второго триггера подключены к соответствующим входам первого и второго элементов И, выходы которых подключены соответственно к объединенным первым и вторым входам третьего и четвертого триггеров, выходы третьего и четвертого триггеров подключены соответственно к первым входам первого и второго мажоритарных элементов, вторые и первые входы которых соответственно объединены, выходы первого и второго. мажоритарных элементов через соответствующие формирователи импульсов подключены к соответствующим входам элемента ИЛИ, объединен ные вход элемент а НЕ и счетный вход второго триггера,объе*диненные управляющие входы первого и второго триггера подключены соответственно к первому и второму входам блока формирования сигнала, выход элемента HJIH является выхоцом блока формирования сигнала.

На фиг. 1 показана функциональная схема устройства; на фиг. 2 функциональная схема преобразователя входных сигналов; на фиг. 3функциональная схема блока формирования сигнала; на фиг. 4 - временная ,циаграмма работы блока формирования ма работы преобразователя входных сигналов.

Устройство содержит (см. Фиг. 1) в каждом канале буферные регистры 1, мажоритарные элементы 2-4, преобразователи 5 входных сигналов, выход шина)6 преобразователя входного сигнала, входы (шины) 7-11 преобразователя входного сигнала.

Преобразователь входного сигнала (фиг. 2) содержит триггеры 12-16, c„

10 l 5

6О

65 элементы ИЛИ 17 и 18, элементы И 1

24, счетчики 25-26, регистры 27-30, дешифраторы 31 и 32, блок 33 форми- рования сигнала, выходы 34-47 являются выходами отдельных блоков преобразователя входного сигнала.

Блок формирования сигнала м. Фиг. 3) содержит элемент. HE 48, триггеры 4952, элементы И 53 и 54, мажоритарные элементы 55 и 56, формирователи

57 и 58 импульсов, элемент ИЛИ 59, выходы 60-65 являются выходами отдельных элементов блока Формирования сигнала.

Устройст во работает следующим образом.

Входные сигналы в каждом канале преобразователя 5 входных сигналов поступают на шины 7 и 8 Вх. "1" и

"0" в последовательности, указанной на Фиг. 5. Сигнал, поступающий по шине 9 ПУСК, устанавливает счетные элементы схемы в исходное положение, 1аким образом, после прохождения сигнала ПУСК входные сигналы запоминаются по переднему фронту входным

as-триггером 13 и, складываясь на входном элементе ИЛИ 18, задним фронтом сдвигают информацию с выхода

RS-триггера 13 в регистре 27 сдвига и одновременно подсчитываются счетчиком 35 импульсов, состояние на, выходах которого определяется количеством битов поступившей информации, Далее в зависимости от числа поступивших импульсов производится дешифровка состояний счетчика 25 импульсов дешифратором 31 команд, на стробирующем входе которого производится задержка. равная времени успокоения переходных процессов в устройстве (практически около

0,3 мкс).

При прохождении УС (по окончанию адресной посылки) Формируется сигнал на выходе 38, стробирующий дешифра.-. тор 32 адреса, на выходах которого формируется сигнал, соответствунхций адресу буферного регистра 1 или регистра 30 чтения, Одновременно в последний самостоятельный разряд этого регистра записывается сигнал записи или чтения.

В режиме записи устройство производит запись информации информационных слоев (ИС, - ИС„)в буферные регистры

1, а в режиме чтения производится перезапись информации с этих регистров на регистры 30 чтения и считывание информации через выходной элемент 4. В режиме записи выбранный импульс ИС на выходе 41 при помощи дешифратора 31 команд опрокидывает

Формирующий BS-триггер 15, разрешая прохождение сигнала с выхода 40, предназначенного для установки в исходное состояние счетчика 26 частоты и счетного триггера 14, через

1089608 элемент И 23. Как видно из фиг. 5, импульс на выходе 40 формируется последним импульсом УС, ИС, т,е. установка счетчика 26 частоты и счетного триггера 14 осуществляется последним импульсом ИС„- ИС„ на выходе

44. В этом случае элемент И 23 открывается (в режиме записи первый элемент И 20 открыт сигналом с выхода 34 эап/чт) и импульсы входной частоты поступают с шины 10 на вход 10 счетчика 26 частоты. Обычно этот счетчик строится на D-триггерах и время формирования сигнала на выходе 45 определяется

15 (1) (сч+ 1 ) где и ч - число разрядов счетчика 26 частоты

Т вЂ” период следования импульсов входной частоты.

Длительность импульса на выходе

45 в счетчике равна Ц7= "СЧ (2) 25 где С вЂ” длительность импульса входной частоты.

Задний фронт импульса на выходе

45, период которого равен с 7+ 7щ устанавливает в состояние "0" счетный триггер 14, прекращая поступление импульсов входной частоты на счетчик 26 частоты.

ЗО

Далее цикл повторяется до достижения регистром 29 адреса величины 65

Импульс на выходе 45 стробирует 35 выход регистра 29 адреса, т.е. вы.ходные элементы И 24, на выходе которых формируется соответствующий сигнал А1, А2 или Ап, который проходя через мажоритарные элементы 3 4й адреса, стробирует буферные регистры 1 в зависимости от адреса, запоминаемого в регистре 29 адреса.

Информация, записываемая в буФерные регистры 1 определяется содержия м 45 регистра 28 памяти, в который импульсом с выхода 40 (см. Фиг. 5) записывается информация с регистра 12 сдвига. Эта информация, проходя через информационные мажоритарные элементы 2, поступает на вход буферных регистров 1 и переписывается на них задним фронтом импульса с выхода 45. Одновременно задний фронт импульса с выхода 45 продвигает инфор- мацию адреса, записанную в регистре 29, на один разряд вправо. Таким образом при поступлении следующего

ИС информация перепишется в буферный регистр i +1 (i- порядковый номер буферного регистра 1, определяемого 60 начальным адресом в дешифраторе 32 адресов).

v (n — максимальный адрес буферного регистра 1) .

Устройство может работать как от одного информационного алова ИС, так и .н режиме записи нескольких ИС (с адреса А1 до An). В этом случае быстродействие устройства повышается на величину

К = nj- 1,, (3) где и количество посылаемых ИС.

Длительность импульса на выходе

45 перекрывает практически любую рассинхронизацию между каналами в поступлении входной информации, что очень важно при работе в дистанционных системах.

В режиме чтения в УС поступает признак ЧТЕНИЕ (ЧТ!Зы4, который запрещает прохождение импульсов через первый элемент И 20. Импульсом на выходе 39 производится запись информации с буферных регистров 1 через шины 11 чтения, подключенные к выходам буферных регистров 1 каналов преобразователей 5 входных сигналов в регистры 30 чтения. В зависимости от того, с какого буферного регистра 1 необходимо произвести чтение, адресная посылка в УС дешифруется дешифратором 32 адреса и устанавливает в состояние "1" соответствующий RS-триггер 16 адреса. Эти триггеры открывают соответствукщие элементы И 19. Далее через блок 33 формирования сигнала и элемент И 22 с выхода элемента ИЛИ 18 на вход регистров 30 чтения поступают импульсы сдвига, которые, сдвигая инфромацию, одновременно поступают на входы элементов H 19, считывая информацию с выходов регистров 30 чтения в зависимости от того, какой RS-триггер 16 адреса установлен в состояние "1".

Считывание информации как в режиме чтения, так и в режиме записи производится как с определнного буферного регистра 1, так и начиная с любого i-го регистра до последнего посылками ИС (словами без сопровождения ПУСК). Информация чтения собирается на многовходовом элементе ИЛИ

17 и через шину 6 и выходной элемент 4 поступает на выход устройства. В зависимости от требований, предъявляеьых к системам, выходной элемент 4 может представлять собой обычный согласующий элемент (например, магистральный усилитель) при работе канал в канал или мажоритарный элемент в случае необходимости мажоритирования. От режима работы (поканальный или мажоритарный режим) блок 33 формирования сигнала также может представлять собой или обычный формирователь импульсов для обеспечения работы устройства на длинную линию в первом случае, или схему, 1089608

10 приведенную на фиг. 3, во втором случае, При необходимости передачи резервированных сигналов при больших временах рассинхронизации между поступлением входной информации блок

33 формирования сигнала при помощи счетных триггеров 49 и 50 тактов, элемента НЕ 48 и элементов И 53 и

54 формирования тактов формирует из последовательности входных импульсов тактовую частоту (см. Фиг. 4), которая управляет RS-триггерами 51 и 52 тактов, после чеro мажоритируется элементами 55 и 56 формирования тактов (фиг. 4). Далее эти импульсы фор- 35 мируются по длительности формирователями импульсов и, объединяясь на выходном элементе ИЛИ 59 тактов, поступают для чтения информации с регистров 30 чтения. 2О

Такое пострение блока 33 формирования сигнала при работе на мажоритированный выходной элемент 4 позволяет обеспечить работу в режиме чтеия при рассинхронизации входной инормации, практически равной периоду входной частоты.

Введение в схему счетчика 26 частоты, счетного триггера 14,. формирующего RS-триггера 15, дешифратора 31 команд, RS-триггера 13, выходных эле- ЗО ментов И 24, регистра 28 памяти, информационных мажоритарных элементов

2 и мажоритарных элементов 3 адреса повышает более чем на два порядка надежность устройства, обеспечив 35 при этом нормальную его работу при значительных величинах рассинхронизации между каналами (в среднем до величины равной длине ИС). Введение дешифратора 32 адреса и регистра 29 адреса позволяет повысить быстродействие схемы,, причем повымение быстродействия зависит от количества

ИС и увеличивается с их увеличением (обычно быстродействие увеличивается на величину) 5= п1 (4) где и 1 — количество посылаемых

ИС.

Введение RS-триггеров 16 адреса, элементов И 19 чтения, регистров 30 чтения, регистров 30 чтения и многовходового элемента ИЛИ 17, 3+ Ктриггера 12 позволяет осуществить съем информации, записанной в буферные регистры 1, на высокочастотную магистраль, что расширяет функциональные возможности устройства, причем при съеме информации также повы- шается быстродействие на величину (4). !

Кроме того, введение счетных триггеров 49-50 тактов, RS-триггеров 51 и 52, мажоритарных элементов 55 и 56, формирователей 57 и 58 импульсов, элемента ИЛИ 59 и элемента НЕ 48 позволяет осуществить нормальную работу устройства в случае мажоритирования при разбросах времени поетуплений входной информации.

1089608

108960>

1089608

1Т Ðèã.5

Тираж 569 Подписное

BHHHIlH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 2938/47

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4

Составитель В.Черединцев:

Редактор С.Пекарь Техред М.Надь Корректор Г. Решетник