Частотно-фазовый детектор

 

ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР, содержаиций дифференциальный усилитель , дваD -триггера и элемент И-НЕ, входы которого соединены с прямыми выходами D -триггеров, а выход - с входами:RD -триггеров, при этом D входы D -триггеров соединены с источником логической 1, входы синхронизации D -триггеров являются входами частотно-фазового детектора, а выход дифференциального усилителя является выходом частотно-фазового детектора, отличающийся тем, что, с целью уменьшения уровня импульсных помех в выходном сигнале во всех режимах работы, введены два элемента И и два блока задержка, причем прямые выходы каждого 13 -триггера через соответствующий элемент И соединены с входами дифференциального усилителя, а второй вход каждого элемента И через соответствующий блок задержки соединены с инверсным выходом соответствующего Б -триггера.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„5351 А

3($D Н 03 D 1 3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,, )3

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3461660/18-09 (22) 05.07.82 (46 ) 30.05 .84. Вюл . 9 20 (72) И.В.Колосов и A.B.Kîëîñîâ

{53) 621.376.6(088.8) (56) 1. Патент CtQA М 4277754, кл. Н 03 D 13/00, 1981.

2. Патент CIA м 3710140, кл. Н 03 D 13/00 (прототип). (54)(57) ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР, содержащий дифференциальный усилитель, два D -триггера и элемент И-НЕ, входы которого соединены с прямыми выходами D -триггеров, а выход — с входами:QD -триггеров, при этом D входы Д -триггеров соединены с источником логической "1", входы синхронизации D -триггеров являются входами частотно-фазового детектора, а выход дифференциального усилителя является выходом частотно-фазового детектора, отличающийся тем, что, с целью уменьшения уровня импульсных помех в выходном сигнале во всех режимах работы, введены два элемента И и два блока задержки, причем прямые выходы каждого D -триггера через соответствующий элемент И соединены с .входами дифференциального усилителя, а второй вход каждого элемента И через соответствующий блок задержки соединены с инверсным выходом соответствующего З -триггерами>

1095351

Изобретение относится к радиотехнике и может использоваться в радиопередающей, радиоприемной технике и синтезаторах частот.

Известен частотно-фазовый детектор, содержащий два триггера, предназначенных для каждого из двух сравниваемых сигналов, имеются также цепи для установки триггеров в состояние логической единицы на время, пропорциональное разности частот и фаз сиг- 10 налов. Это напряжение логической единицы усиливается и фильтруется P1) .

Однако данный частотно-фазовый детектор имеет недостаточное подавление помех на своем выходе, вызванных 15 импульсными помехами на выходе первого и второго триггеров в зависимости от соотношения частот и фаз входных сигналов.

Наиболее близким техническим реше- 0 нием к предложенному является частотно-фазовый детектор, содержащий дифференциальный усилитель, два D-триггера и элемент И-НЕ, входы которого соединены с прямыми выходами 0 -триг-25 геров, в выход — с входами RD -триггеров, при этом 2 входы D -триггеров соединены с источником логической "1", входы синхронизации )) -триг геров являются входами частотно-фазового детектора, а выход дифферен циального усилителя является выходом частотно-фазового детектора (2) .

40

Работа частотно-фазового детектора в случае f< 6 f аналогична случаю

> 1 с той лишь разницей, что на! 2 пряжение, пропорциональное разнице частот и фаз, появляется на выходе элемента И5, а напряжение логического нуля на выходе элемента Иб. Таким образом, при 11 1 и f < i f длительность импульса на,выходах соответственно элементов Иб и И5 paaua(min)jf< где и — целое число периодов частоты, укладывающихся в случаеL 2 1 на периоде частотИ i, или число периодов частоты f1, укладывающихся на периоде частоты 1„ в случае

,с f а 06тб1 и характеризует раз2

Однако известный частотно-фазовый детектор имеет также недостаточное подавление помех на выходе.

Цель изобретения — уменьшение уровня помех в выходном сигнале во всех режимах работы.

Цель достигается тем, что в частотно-фазовый детектор, содержащий дифференциальный усилитель, два Этриггера и элемент И-HE входы которого соединены с прямыми выходами0 триггеров, а выход — с входами К0триггеров, при этом 8 входы 3-триггеров соединены с источником логической "1", входы синхронизации Dтриггеров являются входами частотнофазового детектора, а выход дифферен- 5О циального усилителя является выходом частотно-фазовбго детектора, введены два Улемента И и два блока задержки, причем прямые выходы каждого D -триггера через соответствующий элемент

И соединены с входами дифференциаль- ного усилителя, а второй вход каждого элемента И через соответствующий блок задержки соединен с инверсным выходом соответствующегоД -триггера.

На фиг. 1 приведена структурная электрическая схема предложенного частотно-фазового детектора; на фиг. 2 — временные диаграммы его работы.,65

Частотно-Фазовый детектор содержит два П -триггера 1 и 2, элемент

И-НЕ 3, дифференциальный усилитель

4, два элемента И 5 и 6, блоки 7 и 8 задержки, источник 9 логической "1".

Частотно-фазовый детектор работает следующим образом.

На входы синхронизации9 -триггеров 1 и 2 поступают соответственно первая и вторая импульсные последовательности, причем если частота f> следования первой импульсной последовательности больше частоты 12 второй импульсной последовательности, тогда первый импульс частоты f перебросит

Р-триггер 1 в единичное состояние, при этому -триггер 1 становится нечувствительным к последующим импульсам частоты до прихода первого импульса частоты т» на D -триггер 2, который под воздействием этого импульса перебросится в единичное состояние. Далее в элементе И 6 осуществляется операция логического умножения напряжения на выходе Д -триггера

1 и выходе блока 8 задержки. После прихода первого импульса частоты Я, на выходец -триггера 2 появляется напряжение на время, определяемое временем задержки в 33 -триггере 2 и элементе И-ИЕ 3, которое также поступает на схему логического умножения, состоящую из блока 7 задержки и элемента И 5, но не проходит на ее выход, так как коэффициент передачи ,схемы логического умножения равен нулю для задержек, меньших или равных сумме задержек в I) -триггере 2 и эле-, менте И-НЕ 3. Появление напряжения на прямом выходе I3 триггера 2 откры вает схему сброса, принудительно устанавливающую2 -триггеры 1 и 2 в исходное нулевое состояние. Таким образом, на выходе элемента И 6 образуется напряжение, пропорциональное разности частот и фаз сравниваемых сигналов, а на выходе элемента

И5 образуется напряжение логического нуля. Далее эти напряжения усили- ваются и фильтруются в дифференциальном усилителе 4.

1095351 ность фаз сигналов. В случае f =f, в=О. .2

На фиг. 2 приведены временные диаграммы, поясняющие работу частотнофазового детектора при 1„> 12 . Здесь

У< и 72 — напряжения на входе первого и второго Р -триггеров 1 и 2 соответственно; V, )(< и М вЂ” напряжения соответственно на прямом выходе Dтриггера 1, выходе блока 8 задержки и элементе Иб;Ч6, Vl, Vg — напряже- 10 иия соответственно на прямом выходе

3-триггера 2, выходе блока 7 задержки и элементе И 5.

Напряжение помех на ироде частотно-фазового детектора относительно 15 выхода D -триггера 2 при f > fa определяется соотношением для прототипа

1+ 016" 5 Ч =u К

O« R„ R>)C5

20 где V„, — амплитуда импульсной помехи на выходеР -триггера 2;

Ко — коэффициент усиления дифференциального усилителя 4 на частоте Q =0;

R — выходное сопротивление дифференциального усилителя 4;

R — сопротивление фильтра дифференциального усилителя 4; 30

С вЂ” емкость фильтра дифференциального усилителя 4 °

При f„ ° < напряжение помехи на выходе частотно-фазового делителя от

Э-триггера 1 определяется аналогично.35

Для частотно-фазового детектора со схемой логической защиты напряжение помехи на выходе частотно-фазового детектора определяется соотношением

<+ С 5 хС„-5

V =Ч„.к, (к,+

"2 (+(R t Яг)С 5 «6(л 8 де К1 — коэффициент передачи схемы логической защиты, состоящей из блока задержки и элемента И на выходе Dтриггеров 1 и 2;

Я Ц. — входное сопротивление дифференциального усилителя 4; паразитная емкость с выхода

Р -триггера на вход дифференциального усилителя 4.

Поскольку длительность помехи Yq равна с, t ig (где 4 <. — задержка в Dтриггере; ьд — задержка в схеме сбро л д задержка импульсов в блоке задержки, тогда

"п R э„=100 Ом — =1+------- 79 б С =2 .10 Ф

->z

Ч и ч квх Crl5 f--10 мГц.

Таким образом, использование предложенного устройства позволяет существенно уменьшить уровень помех на выходе частотно-фазового детектора. По сравнению с базовым объектом в изобретении осуществляется дополнительная логическая обработка помех до выходного фильтра усилителя, что позволило снизить уровень помех на выходе частотно-фазового детектора примерно в 79 раз, не уменьшая полосы пропускания частотно-фазового де-oSTOPa.

1095351

Составитель .И.Грабилин

Редактор М.Дылын Техред А.Бабинец Корректор П3Коссей

Заказ Зб18/39 Тираж 8б2 ПОдписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.; д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4