Устройство для измерения частоты и скорости ее изменения

 

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ЧАСТОТЫ И СКОРОСТИ ЕЕ ИЗМЕНЕНИЯ, содержащее счетчик , разрядные выходы которого подключены к информационным входам накапливакшего сумматора jиcтoчники опорной и измеряемой час:тоты ,, отличающееся тем, что, с целью повышения быстродействия при сохранении высокой точности измерения,в него введены блок синхронизации и цифровой дифференциатор , информационные входы которого подключены к разрядным выходам накапливанндего сумматора, а тактовый вход через делитель частоты подключен к тактовому входу накапливающего сумматора и выходу блока синхронизации , входы которого подключены к выходам источников опорной и (измеряемой частоты,выход источника) опорной частоты подключен также к счетному входу счетчика. СП W

„„SU„„1100573

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(51) G 01 R 23/00!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (,%

:(21 ) 3416331/18-21 (22) 05.04.82 (46) 30,06.84. Вюл. 9 24 (72) С.Л.Кабиков (53) 621 ° 317(088.8) (56) 1. Авторское свидетельство. СССР

В 892332, кл. G 01 R 23/00,,1980. .2. Авторское свидетельство СССР

Р 771563, кл. G 01 R 23/10, 1978.

r (54)(57) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ

ЧАСТОТЫ И СКОРОСТИ ЕЕ ИЗМЕНЕНИЯ, со» держащее счетчик, разрядные выходы которого подключены к информационным входам накапливающего сумматора,.

;источники опорной и измеряемой частоти о т л и ч а ю щ е е с я тем что, с целью повышения быстродействия при сохранении высокой точности измерения,в него введены блок синхронизации и циФровой дифференциатор, информационные входы которого подключены к разрядным выходам накапливающего сумматора, а тактовый вход через делитель частоты подключен к тактовому входу накапливаю.щего сумматора и выходу блока синхронизации, входы которого подключены к выходам источников опорной и измеряемой частоты, выход источника1: опорной частоты подключен также к ,счетному входу счетчика.

1100573

Изобретение относится к электроизмерительной технике и предназначено для цифрового измерения частотных параметров, Известен цифровой измеритель периода, содержащий последовательно сое.— диненные генератор образцовой частоты, первый формирователь и.счетчик импульсов, выход которого соединен . q первым входом умножителя, выход которого через последовательно соединенные сумматор, нормалиэатор и дешифратор подключен к входу индикатора, а также блок управления, вход которого подключен к выходу второго формирователя, первый выход через формирователь весовой

Функции к второму входу умножителя, а остальные выходы — к управляющим входам счетчика импульсов, умножи-: теля и сумматора соответственно L13.

Такой измеритель обладает невысоким быстродействием, поскольку выдача результата измерений производится один раз за цикл его работы, причем длительность этого цикла ограничена снизу ввиду взаимосвязи, ее с точностью измерения — чем выше требуемая точность, тем больше длительность цикла работы устройства.

Кроме того, для построения измерителя требуются быстродействующие элементы высокой сложности, например умножитель и формирователь весовой функции, что усложняет и удорожает измеритель.

Наиболее близким к изобретению по технической сущности является цифровой измеритель периода, содержащий формирователь времени измерения, вход которого..подключен к выходу Формирователя, а выход через реверсивный счетчик — к первому входу сумматора, выход и второй вход которого подключены соответственно к входу и выходу регистра памяти, тактовый вход которого подключен к тактовому входу формирователя времени измерения и генератору образцовой частоты, причем выход переноса сумматора подключен через счетчик к входу первой группы индикаторов, а выход регистра памяти подключен к входу второй группы индикаторов Г23.

Недостатком указанного измерителя также является невысокое быстродействие, ограниченное циклом его работы, длительность которого в свою очередь ограничена требуемой точностью измерения.

Цель изобретения .- повышение быстродействия при сохранении высокой точности измерения.

Поставленная цель достигается тем что в устройство для измерения частоты и скорости ее изменения, содержащее счетчик, разрядные выходы которого подключены к информационныгл входам накапливающего сумматора, источникиопорной и измеряемой частоты, введены блок синхронизации и пиФровой дифференциатор, информационные входы которого подключены к разрядным выходам накапливающего сумматора, а тактовый вход через делитель частоты подключен к тактовому входу накапливающего сумматора и вы1О ходу блока синхронизации, входы ко.торого подключены к выходам источников опорной и измеряемой частоты,выход источника опорной частоты подключен также к счетному входу счет15 чика.

На Фиг.1.представлена структурная схема устройства на фиг.2 - времен" ные диаграммы его работы.

Устройство содержит источники 1

2О и 2 измерительной и опорной частоты, блок 3 синхронизации, счетчик 4, накапливающий сумматор 5, делитель б частоты, цифровой дифференциатор 7.

В устройстве разрядные выходы

75 счетчика 4 подключены к информационным входам накапливающего сумматора

5, разрядные выходы которого соеди, нены с информационными. входами цифрового дифференциатора 7, тактовый вход которого через делитель частоты б подключен. к тактовому входу накапливающего сучматора Б и выходу блока

3 синхронизации, входы. которого подлючены к выходам источников 1 и 2 опорной и измеряемой частоты, восход источника опорной частоты подключен также .к счетному входу счетчика.

В случае измерения частоты и скорости ее изменения источник 1 выполнен в виде фопмирователя импуль40 сов входной (измеряемой гчастрты, точник 2 - в виде генератора опорной частоты, а в случае измерения периода скорости его изменения - наоборот.Цифровой дифференциатор 7 содержит последовательно соединенные

:входной регистр 8 и многоразрядныФ регистры 9 и 10 сдвига. тактовые входы которых соединены .с тактовым входом цифрового дифференциатора 7, а выходы — с входами многовходового сумматора 11, содепжашего в свою очеоедь сумматоры 12 и 13. Первый вход сумматора 12 подключен к выходу

55 многоразрядного регистра 10 сдвига, а второй вход - к выходу входного ре-. гистра 8, информационные входы кото-, рого соединены с инФорглационными входами цифрового диФференциатора 7.

60 Первый вход сумматора 13 подключен к выходу сумматора 12, а второй вход со сдвигом на один разряд в сторону старших разрядов к инверсному выходу многоразрядного регистра 9

65 сдвига. Выход сумматора 13 соединен

1100573

25

35

65 с выходом цифрового дифференциатора 7.

Устройство работает следующим образом.

Блок 3 синхронизации в ответ на каждый импульс с выхода источника 2 вырабатывает свой выходной импульс, синхронный во времени со следующим за этим импульсом с выхода источника 1. Таким образом, на выходе блока

3 имеет место импульсная последова- 10 тельность с частотой, равной частоте на выходе источника 2, но синхронная с импульсной последовательностью на выходе источника 1, Для нормальной работы блока 3 выходная частота источника 1 должна быть выше выходной частоты источника 2. Для этого в случае измерения частоты частоту генератора опорной частоты выбирают ниже минимальной входной частоты, а в случае измерения периода — выше максимальной входной частоты.

Блок 3 можно в простейшем случае представить содержащим триггер и элемент И, первый вход и выход которого соединены соответственно с выходом и входом сброса триггера, второй вход элемента И подключен к выходу источника 1, вход установки триггера - к выходу источника 2, а выход элемента И соединен с выходом блока

3. Очередной импульс с выхода источ.ника 2 устанавливает триггер блока ,3 в состояние "1" и тем самым разрешает прохождение на выход блока 3

:следующего за ним во времени импульса с выхода источника 1 через элемент И блока 3, на первом входе которого установлен разрешающий потенциал. Прошедший импульс срабатывает триггер блока 3 и тем самым запрещает прохождение следу1ощих импульсов с выхода источника 1 на выход блока

3 до прихода следующего импульса с выхода источника 2, по приходу которого цикл работы блока 3 начинается заново. Таким образом, на каждый выходной импульс источника 2 блок 3 отвечает одним импульсом, "привязанным по времени к выходным импульсам источника 1, Предположим, что к моменту прихода некоего (обозначим его нулевым) импульса с выхода источника 2 состояние счетчика 4, накапливающего сумматора 5 и делителя б было нулевым, Это предположение некритично и при нято исключительно для удобства описания устройства.

По приходу нулевого импульса с выхода источника 2 блок 3 вырабатывает свой выходной импульс, по кото» рому: накапливающий сумматор 5 сло» .жит содержимое своего внутреннего регистра с входным кодом. Поскольку, предположим, обе эти величины нуле-. вые, в регистр накапливающего сумматора 5 запишется новое содержимое, также равное нулю, делитель б частоты, например, в виде суммирующего счетчика увеличит содержимое этого счетчика на единицу.

В течение времени между приходом нулевого и первого импульсов с выхода источника 2 счетчик 4 пересчитывает выходные импульсы источника. Обозначим число импульсов с выхода источника 1, прошедших за время между к-ым и.(к+1) -ым импульсами с выхода источника 2 через М„. Тогда к моменту прихода первого ймпульоа с выхода источника 2 .счетчик 4 насчитывает М„ и 1пульсов. По соответствующему импульсу с выхода блока 3 это число будет в накапливающем сумматоре 5 сложено с его (сумматора ) предыдущим содержимым, т.е. попросту код М перепишется во внутренний ре1 гистр накапливающего сумматора 5.

Содержимое делителя частоты б уве личится еще на единицу.

К моменту прихода второго импульса с выхода источника 2 код, написанный в счетчике 4, равен М1+М>. Со. ответственно., по импульсу с выхода блока 3 в регистр накапливающего сумматора запишется код, равный М

+(М1+М ) . Содержимое делителя б уве личится по тому же импульсу.еще на единицу.

Распространяя приведенные рассуждения на произвольное количество импульсов с выхода источника 2, можно записать обобщенные формулы для ,выходных кодов счетчика 4 и накапли.вающего сумматора 5:

%

)4 (Цг . Mi

1г1

К-1 М-1 ) 1с-1

И (a}= М (1)г .Е М;=,".г» ()С-1)ЯЧ . г ;=;»1 1г1

В моменты времени, соответствующие появлению на выходе блока 3 импульсов, номер которых кратен коэффициенту деления делителя б, выходной код накапливающего сумматора 5 счи.тывается цифровым дифференциатором

7 где подвергается дальнейшей

;цифровой обработке. В простейшем случае выполняемое цифровым дифференциатором 7 численное дифференцирование может быть. сведено к взятию ко-.. нечных разностей соответствующего порядка. Tate в случае измерения частоты/периода необходимое численное диФФеренцирование второго порядка может быть сведено к взятию конечных разностей второго порядка по формуле

V() =X (nl +X (n-2) -2Х (и-1). (1)

В случае измерения скорости изменения частоты/периода необходимому

1100573 численное дифференцирование третьепорядка может быть сведено к взятию конечных разностей третьего порядка по формуле

УИ =Х (и)-Х (о-3 ) +ЗХ (л-2 ) ЗХ (n-1). (2)

Цифровой дифференциатор 7 в приведен- 5 ном на фиг.1 выполнении реализует .формулу (1). Возможно путем соответствующего выполнения дифференциатора 7 добиться как одновременной реализации обеих приведенных формул, так и реализации более сложных и более эффективных с точки зрения точности измерения вариантов численного дифференцирования. При условии сравнительно низкого темпа выдачи ре- . 15 зультатов измерения (до 100 раз в секунду) становится предпочтительной реализация цифрового дифференциатора 7 на микро-ЭВМ.

Рассмотрим результат, достигаемый 2О при работе цифрового дифференциатора 7 (фиг.1), когда многоразрядные регистры сдвига обеспечивают задержку выходного кода по отношению к входному на 6 тактов, а коэффициент 25 деления делителя равен Ъ .

Допустим, что с момента включения устройства с выхода источника 2 прошло .fc = Ьс импульсов, где с (2а+1)..

Тогда последний прошедший с выхода источника 2 импульс вызвал соответ-. ствующий импульс на выходе блока 3. и, соответственно, импульс на выходе делителя б, поскольку К кратно Ь.

По импульсу с выхода делителя б во входной регистр 8 перепишется выход» ной код накапливающего сумматора 5, равный

Ьс-2

И (.) Í (Sc-1)=Å (Ы-<-ilMi. в

На выходе многоразрядного регист ра сдвига 9 в соответствии с вышеиз. ложенными определениями появится код, равный выходному коду накап- 45 ливакщего сумматора аЪ импульсов

"назад", т.е.

Ъс-ас-2

N (с) Н (с-a)=Q (Ьс-ас-1 ->)Ni.

i""-1

Соответственно, выходной код многоразрядного регистра 10 сдвига равен.выходному коду накапливающего сумматора 5 2аЬ импульсов "назад", т.е.

Ьс-га -Z

N

/ Ьс-2

N (с)М„,(с)=й (с}+й„а(с)-2й (с)=Х (Ъс-1-1)М +

Ьс-2ас-2 Ьс-ас-2

+,Е. (Ьс-2ас4- i) Ni-2X. (Ьс-ae+ i) Mi =

1- f 1=1

be;a ьс-ас-2

=Х.. (Ьc- -)М;.. Е Р --1}i=bc.-ac-1 i=bc 2ac-1

Ъс 2ас-2

- 2 (Ьс-ас-И })М1+, . (Ьс-1+2(Ьс-ас+1}+

ta1

Ьс-2

+(Ъс-2ас-(+1}ЯМ1 = Е (Ьс-)-4М +

i-=-Ьс-. ac-<

Ьс-ас-2 аЪ ;+аЬ g

+ Å (+ +гаь-(}М =Е X М

)"« Ьс-2ас-1, ) =О р

Таким образом, выходной код цифрового дифференциатора 7 может быть описан выражейием й7ФМ а2Ь| ср t где Мс - усредненное значение отношения частот источников

1и2, количество тактов, на ко" торое выходной код много-. разрядных регистров сдвига 9 и 10 задержан относительно их же входного кодау

Ь вЂ” коэФФициент деления делителя б частоты.

В случае измерения частоты эта формула трансформируется к виду

fi =N f /а2Ь2 а в случае измерения периода-к виду т„= Н„7, /а2 ., Иэ прИведенных формул видно, что при работе в десятичной системе счисления для получения. отсчета в единицах частоты/периода, удобных для непосредственного восприятия человеком (герцы или секунды соответственно 3, достаточно принять опорную частоту равной 10 Гц, а с помощью соответствующего выбора конструктивных параметров устройства обеспе-. чить равенство аЬ=10»

Из приведенных выкладок видно, что если учесть тождественность

М> грубой оценке отношения частот источников 1 и 2, .то выходной код цифрового дифференциатора 7 "соответствует отношению частот источников

1100573 фи8.8

Составитель В.Новоселов

Техред Л.Коцюбняк

Корректор О. Билак

Редактор П.Макаревич

Заказ 4576/35 Тираж 711

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Подписное филиал ППП "Патент", r ужгород, ул. Проектная, 4

1 и 2, полученному с помошью взвешенногостатистического усреднения,множества грубых оценок этого соотношения по. весовой Функции треугольного вида, что полностью совпадает с результатом работы известного устройства..

При этом длина весовой функции предлагаемого устройства равна 2 аЪ т.е.,в 2ь раэ превьыает период выдачи результатов измерения, cosna- 1О дающий с периодом выходного сигнала делителя б. Следовательно. появляется возможность при сохранении вы, сокой точности измерения, обусловленной длиной весовой Функции. в 15

2а раз повысить темп выдачи результатов измерения, определяющий быстродействие устройства.

Возможно также.и обратное решение — сохранить быстродействие на. прежнем уровне и в 2а раз удлинить весовую Функцию статистического усреднения, что позволит в 4ь раз повысить точность измерения, Возможны также и другие варианты компромиссного выбора конструктивных характеристик устройства, представляющие одновременно и повышение быстродействия и повышение точности измерения.