Логический узел

Авторы патента:

H03K19/21 - схемы "ИСКЛЮЧАЮЩЕЕ ИЛИ", т.е. в которых сигнал на выходе появляется при наличии входного сигнала только на одном входе; схемы "СОВПАДЕНИЕ", т.е. в которых сигнал на выходе появляется при условии тождественности сигналов на всех выходах

ЛОГИЧЕСКИЙ УЗЕЛ, содержащий .рдновибратор, элемент ИЛИ и элемент И, первые входы элемента И и элемента ИЛИ соединены с первым вхолгЬм логического узла, второй вход которого соединен с вторыми входами элементов И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора, выход которого соединен с выходом логического узла, отличающийс я тем, что, с целью повьшения достоверности функционирования, в него введены первый и второй дифференцирующие элементы, триггер, элемент задержки и элемент НЕ, выход элемента И соединен с входом первого дифференцирукидего элемента, выход которого соединен с входом установки триггера, прямой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцируннцего элемента, вход которого соединен с выходом элемента НЕ , вход которого соединен с выходом элемента ИЛИ, а выход элемента засл держки соединён с входом разрешения одновибратора.

СОЮЗ СОВЕТСНИХ

COUWII

РЕСПУБ ЛИК з д Н 03 К 19/21

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Г}0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫЩ4Й

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

: k (21) 3588714/18-21 (22) 04.05.83 (46) 30.07.84. Бюл.128 (72) В.П.Мочалов, Н.П.Микула и В.П.Яковлев (53) 621.374.3(088.8) (56) 1. Паперлов А.А. Логические основы цифровых машин и программирования. М,, "Наука", 1965, с. 106.

2. Авторское свидетельство СССР

9913598, кл. Н 03 К 19/23, 1982. (54)(57) ЛОГИЧЕСКИЙ УЗЕЛ, содержащий ,одновибратор, элемент ИЛИ и элемент

И, первые входы элемента И и элемента ИЛИ соединены с первым входом логического узла, второй вход которого

1 соединен с вторыми входами элементов

И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора, выЯ0„„1106022 A ход которого соединен с выходом логического узла, о т л и ч а ю щ и йс я тем, что, с целью повышения достоверности функционирования, в него введены первый и второй дифференцирующие элементы, триггер, элемент задержки и элемент НЕ, выход элемента И соединен с входом первого дифференцирующего элемента, выход которого соединен с входом установки триггера, прямой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцирующего элемента, вход которого соединен с выходом элемента

НЕ, вход которого соединен с выходом g элемента ИПИ, а выход элемента задержки соединен с входом разрешения одновибратора.

Ф »06

Изобретение относится к вычислитель. ной технике и может быть применено в импульсных и логических устройствах различного назначения.

Известен сумматор по модулю два, выполняющий логическую операцию неравнозначности, содержащий элементы

И-НЕ, И и ИЛИ, причем первый и второй входы элементов И-НЕ, ИЛИ подключены соответственно к первому и второму информационному входу сумматора по мо. дулю два, выходы элементов И-НЕ, ИЛИ вЂ” к первому и второму входу элемента И (1 J.

Недостатком этого сумматора по мо- 11 дулю два является сравнительно низкая достоверность функционирования.

Наиболее близким к предлагаемому является логический узел, содержащий одновибратор, дополнительный одновибратор, элемент ИЛИ, и элемент И, первый вход которого соединен с первым входом элемента ИЛИ, вход запуска и вход разрешения дополнительного одновибратора соединены соответст25 венно с выходом элемента ИЛИ и выходом одновибратора, вход которого соединен с выходом элемента И, второй вход которого соединен с вторым входом элемента ИЛИ $2).

Недостатком этого устройства являЗо ется низкая достоверность функ иионирования при изменениях длительности, взаимного временного положения и частоты импульсов, что приводит к появлению ложных выходных сигналов.

Цель изобретения вЂ” повышение достоверности функционирования °

Поставленная цель достигается тем, что в логический узел, содержащий одновибратор, элемент ИЛИ и элемент

И, первые входы элемента И и элемента ИЛИ соединены с первым входом логического узла, второй вход которого соединен с вторыми входами элементов И и ИЛИ, выход элемента ИЛИ соединен с входом запуска одновибратора, выход которого соединен с выходом логического узла, введены первый и второй дифференцирующие элементы, триггер, элемент задержки и элемент НЕ, выход элемента И соединен с входом первого дифференцирующего элемента, выход которого соединен с входом установки триггера, прямой выход и вход сброса которого соединены соответственно с входом элемента задержки и выходом второго дифференцирующего элемента, вход

022 2 которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ, а выход элемента задержки соединен с входом разрешения одновибратора.

На фиг. 1 показана структурная схема логического узла, на фиг.2вЂ” временные диаграммы, поясняющие

его функционирование.

Логический узел содержит элемент

ИЛИ 1, элемент НЕ 2, элемент И 3, первый дифференцирующий элемент 4 и второй дифференцирующий элемент

5, триггер 6, элемент 7 задержки и одновибратор 8. Первые входы элемента И 3 и элемента ИЛИ 1 соединены с первым входом 9 логического узла, второй вход 10 которого соединен с вторыми входами элементов

И 3 и ИЛИ 1, выход элемента ИЛИ 1 соединен с входом запуска одновибратора 8, выход которого соединен с выходом 11 логического узла, выход элемента И 3 соединен с входом первого дифференцирующего элемента 4, выход которого соединен с вхбдом первого дифференцирующего элемента 4, выход которого соединен с входом установки триггера 6, прямой выход и вход сброса которого соединены соответственно с входом элемента

7 задержки и выходом второго дифференцирующего элемента 5, вход которого соединен с выходом элемента НЕ 2, вход которого соединен с выходом. элемента ИЛИ 1, а выход элемента 7 задержки соединен с входом разрешения одновибратора 8.

Логический узел работает следующим образом.

Длительность сигнала, поступающего с выхода элемента ИЛИ 1, равна суммарной длительности входных импульсных сигналов. Сигнал, поступающий с выхода элемента И 3, имеет длительность совпадающих частей входных сигналов. После дифференцирования сигнала элементов 5 укороченные импульсы поступают на вход установки триггера 6 в нулевое состояние, а после дифференцирования сигнала элемента 4 укороченные импульсы подаются на вход установки триггера 6 в единичное состояние. На выходе дифференцирующих элементов формируются положительные и отрицательные электрические импульсы при среднем нулевом значении. В соответствии с характеристиками логических сигна-, !

1106022

Я)й7д g вхИ У

Рие. 1

Составйтель О. Скворцов

Редактор Н. Киштулинец Техред Т.Фанта Корректор М. Шароши

Заказ 5614/45 Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 лов положительные электрические импульсы являются единичными сигналами, в то время как отрицательные импульсы представляют собой нулевой логический сигнал. Задний фронт сигнала с выхода триггера 6 совпадает с задним фронтом сигнала диэьюнкции, который поступает на вход запуска одновибратора 8 и запускает его, Сигнал на выходе одновибратора появляется только в случае получения разрешения отсутствием сигнала, полученного задержкой сигнала. ВреBbixod

ЯЯИ

ЕыхИ

SatX<

ЭМФ

Выход уролог Ю

Ваиад

Я Ю

ЗадеР ®

Вид дд

pa4F мя задержки сигнала должно быть мень. ше минимального времени между задним и передним фронтами входных сигналов.

Предлагаемое устройство выполня ет логическую операцию неравнозначности двух идентичных (но перекрываннцихся) по временному положению входных импульсных сигналов с произвольным временным положением, что повышает достоверность функционирования.

Элемент "исключающее или // 966912

Устройство формирования импульсной функции равнозначности // 966911

Логическое устройство равнозначности // 866746

Логический элемент равнозначности // 826566

Логический элемент "исключающеене-или" ha мдп транзисторах // 797074

Устройство запрета // 786007

Обратимый одноразрядный сумматор // 430380

Схема совпаденийв п т бф01щ shsnsptos // 420123

Счетчик двойных истинных совпадений сигналов с детекторов совпадений // 374746

Многофункциональное устройство генина а.и. (варианты) // 2106673

Изобретение относится к электроизмерениям, автоматике, импульсной, преобразовательной и др.технике и может быть использовано в качестве многофункционального устройства, например, сравнение фаз или напряжений, или длительностей, или формирователей в интегральном исполнении

Многопороговый логический элемент // 2189110

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых устройствах

Реляторный селектор // 2294594

Изобретение относится к автоматике и вычислительной технике и может использоваться для построения функциональных узлов аналоговых вычислительных машин

Логическое (многофункциональное) устройство генина а.и. (варианты) // 2081509

Элемент исключающее или // 2026606

Изобретение относится к микроэлектронике, в частности к применению оптоэлектронных элементов в качестве логических устройств

Элемент равнозначности // 1338056

Изобретение относится к импульсной технике и предназначено для формирования на выходе предложенного элемента равнозначности сигнала только в том случае, когда на его входе имеются одинаковые сигналы

Устройство совпадений // 1358089

Изобретение относится к импульс-, ной технике и может быть использовано в измерительной технике ядерной физике при регистрации совпадений импульсов

Многофункциональный логический элемент // 1368977

Изобретение относится к вычислительной технике

Универсальный логический модуль // 1476457

Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано в качестве восьмиканального коммутатора (мультиплексора) и универсального логического модуля, реализующего все логические функции трех переменных

Логический узел // 1492468

Изобретение относится к импульсной технике и может быть использовано в импульсных и логических устройствах различного назначения