Устройство тактовой синхронизации
УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ , содержаш.ее последовательно соединенные генератор тактовых импульсов , блок управления, делитель частоты и дешифратор, первый выход которого подсоединен к первым входам перЕОГо и второго интеграторов, вторые входы которых подключены к выходам первого и второго перемножителей соответственно, первые входы которых объединены и являются информационным входом устройства, а вторые входы подключены к соответствующим выходам генератора гармонических колебаний, выход первого интегратора через последовательно соединенные первый блок памяти и первый квадрагор подсоединен к первому входу первого сумматора, к второму входу которого подсоединен выход второго интегратора через последовательно соединенные второй блок памяти и второй квадратор, выход первого интегратора через третий квадратор пoдcoJeдииен к первому входу второго сумматора , к второму входу которого подсоединен выход второго интегратора через четвертый квадратор, при этом выход второго сумматора через последовательно соединенные первый инвертор и третий сумматор подсоединен к первому входу первого блока определения знака, к второму входу которого подключен второй выход дешифратора , а к второму входу третьего сумматора - зыход первого сумматора, отличаю щеся тем, что, с целью повьпиения точности синхронизации , в него введены последовательно соединенные четвертый сумматор, второй блок определения знака, элемент g И и элемент ИЛИ, последовательно соединенные второй инвертор, пятый (Л сумматор и третий блок определения знака, последовательно соединенные третий интегратор, третий блок памяти , пятый квадратор и шестой сумматор , и последовательно соединенные четвертый интегратор, четвертый блок памяти и шестой квадратор, выход которого подсоединен к второму входу шестого сумматора, выход которого 10 подсоединен к второму входу пятого сумматора и первому входу четвертого :л сумматора, к второму входу которого подключен выход первого инвертора, при этом, выход первого сумматора подсоединен к входу второго инвертора , выход первого блока определения знака через элемент ИЛИ - к второму входу блока управления, а второй выход дешифратора - к второму входу второго блока определения знака и второму входу третьего блока определения знака, выход которого подсоеди .иен к второму входу элемента И, при
СОЮЭ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) 1111. 1Д) Н 04 L 7/02
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTGPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (1) 3540079/18 09 (22) 10. 01 83
07. 08. 84. Вюч у 29 (72) В.С. Савватеев, A. К. Иусулманкулова, H И. Комаров, Т. M. Никифорова и Е.С. Горшков (53) 621.394.662(088.8) (56) 1. Гинзбург B.Â., Каяцкас А.А.
Теория синхронизации демодуляторов.
M. "Связь", 1974, с. 129, рис.5. 1.
2. Заездный A.M., Окунев Ю.Б., Рахович Л.M. Фазоразностная модуляция. M. "Связь", 1967, с. 267, рис. 6. 10, (прототип) . (54) (57) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ, содвржашее последовательно соединенные генератор тактовых импульсов, блок управленря, делитель частоты и дешифратор, первый выход которого подсоединен к первым входам первого и второго интеграторов, вторые входы которых подключены к выходам первого и второго перемножителей соответственно, первые входы
KoTApbJY. объединены и являются информационным входом устройства, а вторые входы подключены к соответствующим выходам генератора гармонических колебаний, выход первого интегратора через последовательно соединенные первый блок памяти и первый квадрагор подсоединен к первому входу первого сумматора, к второму входу которого подсоецинен выход второго интегратора через последовательно соединенные второй блок памяти и второй квадратор, выход первого интеграто- ра через третий квадратор подсоединен к первому входу второго сумматора, к второму входу которого подсоединен выход второго интегратора
4 через четвертый квадратор, при этом выход второго сумматора через последовательно соединенные первый инвертор и третий сумматор подсоединен к первому входу первого блока определения знака, к второму входу которого подключен второй выход дешифратора, а к второму входу третьего сумматора вЂ,выход первого сумматора, о т л и ч а ю щ е с я тем, что, с целью повышения точности синхронизации, в него введены последовательно соединенные четвертый сумматор, второй блок определения знака, элемент
И и элемент ИЛИ, последовательно соединенные второй инвертор, пятый сумматор и третий блок определения знака, последовательно соединенные третий интегратор, третий блок памяти, пятый квадратор и шестой сумматор, и последовательно соединенные четвертый интегратор, четвертый блок памяти и шестой квадратор, выход которого подсоединен к второму входу шестого сумматора, выход которого подсоединен к второму входу пятого сумматора и первому входу четвертого сумматора, к второму входу которого подключен выход первого инвертора, при этом выход первого сумматора подсоединен к входу второго инвертора, выход первого блока определения знака через элемент ИЛИ вЂ” к второму входу блока управления, а второй выход дешифратора — к второму входу второго блока определения знака и второму входу третьего блока определения знака, выход которого подсоеди. .нен к второму входу элемента И, при1107315 чем третий выход дешифратора подсое- которых подключены к выходам первого динен к первым входам третьего и и второго перемножителей соответственчетвертого интеграторов, вторые входы но.
Изобретение относится к технике связи и может быть использовано для синхронизации передаваемой дискретной информации по дискретным каналам, Известно устройство тактовой син 5 хронизации, содержащее две цепи, каждая из которых содержит последовательно соединенные коммутируемый фильтр и амплитудный детектор, выход каждого из которых подсоединен к соответствующему входу первого блока вычитания, выход которого через последовательно соединенные блок добавления — вычитания, делитель частоты и блок формирования синхросиг- 15 нала подключены к первым входам коммутируемых фильтров обеих цепей, вто" рые входы которых объединены и подключены к выходу второго вътчитателя, к первому входу которого подключен 2О выход блока выделения служебного сигнала, вход которого объединен с вторым входом второго вычитателя и является входом устройства. 1 .
Устройство тактовой синхронизации осуществляет непосредственно минимизацию переходных помех, чем и обеспечивается тактовая синхронизация, Недостатком устройства является то, что оно допускает состояние лож- 30 ного синхронизма", при котором границы посылок располагаются точно посередине между моментами времени предполагаемых границ посылок.
Наиболее близким к предлагаемому является устройство тактовой синхронизации, содержащее последовательно соединенные генератор тактовых импульсов, блок управления, делитель частоты и дешифратор, первый выход которого подсоединен к первым входам первого и второго интегратора, вторые входы которых подключены к выходам ,первого и второго перемножителей соответственно, первые входы котовых объединены и являются информационным входом устройства, а вторые входы подключены к соответствующим выходам генератора гармонических колебаний, выход первого интегратора через последовательно соединенные первый блок памяти и первый квадратор
Ф подсоединен к первому входу первого сумматора, к второму входу которого подсоединен выход второго интегратора через последовательно соединенные второй блок памяти и второй квадратор, выход первого интегратора через третий квадратор подсоединен к первому входу второго сумматора, к второму входу которого подсоединен выход второго интегратора через четвертый квадратор, при этом выход второго сумматора через последовательно соединенные первый инвертор и третий сумматор подсоединен к первому входу первого блока определения знака к второму входу которого подклю чен второй выход дешифратора, а к второму входу третьего сумматора подключен выход первого сумматора, причем выход первого блока определения знака подсоединен к второму входу блока управления .22.
Недостатком известного устройства тактовой синхронизации является то, что оно допускает состояние "ложного синхронизма", которое характеризуется равенством усредненных значений напряжений, снимаемых с выходов первого и второго интеграторов прн расположении границ посылок посередине между тактами, отмечающими границы посылок в приемнике, т.е. при отсуствии синхронизма. Равенство указанных значений напряжений определяется в устройстве тактовой синхронизации как состояние синхронизма и сигнал на подстрой. ку тактов не формируется.
Состояние "ложного синхронизма" является неустойчивым, но поскольку управляющее воздействие для подстройки тактов формируется с усреднением, слабые случайные воздействия с нуле1107315 вым средним значением могут и не вывести систему из "ложного синхронизма". Достаточно сильное помеховое воздействие или же разность тактовых частот передатчика и приемника в ито-.. ге выводит систему из состояния" ложного синхронизма". Однако и помеха и разность тактовых частот — параметры случайные, поэтому время пребывания системы в состоянии "ложного син- 10 хронизма" случайно и в принципе может длиться неопределенно долго. Чем лучше условия (слабая помеха, расхождение тактовых частот очень мало), тем более вероятно продолжительное 15 пребывание системы в состоянии "ложного синхронизма". Оказаться в этом состоянии система может при вхождений в связь (увеличивается время вхождения в связь) или при перерывах в ка- 20 налах связи (увеличивается время пере. рывов передачи).
Цель изобретения — повышение точности синхронизации.
Для достижения поставленной цели в устройство тактовой синхронизации, содержащее последовательно соединенные генератор тактовых импульсов, блок управления делитель частоты и дешифъ
30 ратоф, первый выход которого подсоединен к первым входам первого и второго интеграторов, вторые входы которых подключены к выходам первого и второго перемножителей соответственно, первые входы которых объединены и 35 являютея информационным входом устройства, а вторые входы подключены к соответствующим выходам генератора гармонических колебаний, выход первого интегратора через последова- 40 тельно соединенные первый блок памяти и первый квадратор подсоединен к первому входу первого сумматора, к второму входу которого подсоединен выход второго интегратора через после- 45 довательно соединенные второй блок памяти и второй квадратор, выход первого интегратора через третий квадратор подсоединен к первому входу второго сумматора, к второму входу 50 которого подсоединен выход второго интегратора через четвертый квадра-. тор, при этом выход второго сумматора через последовательно соединенные первый инвертор и третий сумма- 55 тор подсоединен к первому входу первого блока определения знака, к второму входу которого подключен второй выход дешифратора, а к второму входу третьего сумматора подключен выход первого сумматора, введены последовательно соединенные четвертый сумматор, второй блок определения знака, элемент И и элемент ИЛИ, последовательно соединенные второй инвертор, пятый сумматор и третий блок определения знака, последовательно соединенные третий интегратор, третий блок памяти, пятый кввдратор и шестой сумматор, и последовательно соединенные четвертый интегратор, четвертый блок памяти и шестой квадратор, выход которого подсоединен к второму входу шестого сумматора, выход которого подсоединен к второму входу пятого сумматора и первому входу четвертого сумматора, к второму входу которого подключен выход перво"
ro инвертора, при этом выход первого сумматора подсоединен к входу второго инвертора, выход первого блока определения знака через элемент ИЛИк второму входу блока управления, а второй выход дешифратора — к второму входу второго блока определения знака и второму входу третьего блока определения знака, выход которого подсоединен к второму вяоду элемента И, причем третий выход дешифратора подсоединен к первым входам третьего и четвертого интегратора, вторые входы которых подключены к выходам первого и второго перемножителей соответственно.
На фиг. 1 представлена структурно электрическая схема устройства тактовой синхронизации, на фиг. 2 - диаграмма расположения интервалов ин" тегрирования для вычисления квадраторов модулей векторов соседних посыпок. !
Устройство тактовой синхронизации содержит первый и второй перемно.жители 1 и 2, первый, второй, тре" тий и четвертый интеграторы 3-6, первый, второй, третий, четвертый блоки 7-10 памяти, первый, второй, третий, четвертый; пятый и шестой квадраторы 11-16, первый, второй, третий, четвертый, пятый и шестой сумматора 17-22, первый, второй и третий блоки 23-25 определения знака; элемент И 26, элемент ИЛИ 27, первый и второй инверторы 28 и 29, генератор 30 тактовых импульсов, блок 31 управления, делитель 32 частоты, деши.
1107315
Х с = ) Ь() ь1 <ш г - 1
Ч - js(t) u Т (1) а и поступают в третий и четвертый бло-зо ки 9 и 10 памяти. В моменты поступления тактов Т1 с выходов первого и второго интеграторов 3 и 4 снимаются отсчеты постоянных напряжений, со ответствующие величинам (фиг. 2о) р Ь"Ул Х = J З ) аЬЧ Ы ай 1 1 = 3® с08 Ы 4< Уа (2) В эти же моменты времени (в моменты тактов Т„) на выходе первого и второго блоков 7 и 8 памяти присутствуют найряжения отсчетов, соответствую-4 щие величинам (фиг. 2() т А з(Й) 1 с ) т T/, >, / и ° -T/i (3) т.е. снятые с выходов первого и второго интеграторов 3 и 4 на время Т ранее, а на выходе третьего и четвертого блоков 9 и 10 памяти — напряжения, соответствующие величинам " и 9 фратор 33 и генератор 34 гармонических колебаний. Устройство тактовой синхронизации работает следующим образом. Сигнал подается на информацион- 5 льве входы первого и второго леремножителей 1 и 2, на вторые входы которых подаются гармонические колебания с генератора 34 гармонических колебаний. Перемноженные сигналы поступают на первый, второй, третий и четвертый интеграторы 3-6, причем начало и окончание интегрирования сигналов определяется поступлением с дешифратора 33 тактов Т (фиг. 2а) на первый и второй интеграторы 3 и 4 и тактов Т2 (фиг. 2Р) на третий и четвертый интеграторы 5 и 6. Такты Т соответствуют в состоянии синхрониэма границе посылок, а Т2 — середи- 20 не посылок. B моменты поступления тактов Т с выходов третьего и чет2 вертого интеграторов 5 и 6 снимаются отсчеты постоянных напряжений, соответствующие величинам (фиг. 2 ) Затем с помощью первого, второго, третьего, четвертого, пятого и шестого квадраторов 11-16 и первого, второго и третьего сумматоров 17 — 18 в соответствии с формулами х4 4 Я2 х2 у q2. С2 y2. + (4) вычисляются квадраты модулей векторов С, А и В. Разности квадратов векторов (В А ) (С В ) и (С2 А2) определяются четвертым,, пятым и шестым сумматорами 20-22. Для получения разностей квадратов вектором первый и второй инверторы 28 и 29 инвертируют квадраты векторов B -и А2 . Знак раэ. ности квадратов (В А ), определяей мый первым блоком определения знака 23, характеризует направление подстройки фазы синхроимпульсов. В зависимости от знака величины (В А ) блок 31 управления либо вычитает один импульс из последовательности, поступающей на вход делителя 32 частоты, уменьшая фазу, либо прибавляет один импульс, увеличив. я Фазу. Знаки раз-. ностей квадратов (С -А ), (C -B ) определяемые вторым и третьим блоками 24 и 25 определения знака при условии А2С О, СЯ- В2 С О, (5) характеризуют состояние синхрониэма. При одновременном выполнении неравенств 5 условия элементы И 26 ИЛИ 27 пропускают импульс однонаправленной постоянной подстройки в блок 31 управления. Невыполнение условия 5 характеризует состояние "ложного синхрониэма" и знаки разностей квадратов усредненных значений модулей векторов С А В определяют направление т подстройки фазы блока 31 управления. Усреднение во времени в предлагаемой схеме достигается за счет малого шага подстройки. Случайные выполнены неравенств 5, например, при импульсной помехе, приведут лишь к незначительному сдвигу фазы тактовых импульсов и вслед за этим сдвиг будет компенсирован устройством тактовой синхронизации. Относительная величина шага подстройки определяется коэффициентом деления делителя 32. Постоянное выполнение неравенств 5 сопровождается однонаправленной постоянной под1107315 стройкой, например, добавлением импульсов, и устройство тактовой синхронизации из состояния "ложного синхронизма", переходит в состояние, из которого дальнейшей подстройкой, уже за счет неравенства модулей векторов А и В, т.е. sa счет формирования сигнала на выходе первого блока ?3 определения знака, будет переведено в состояние синхронизма. 1О Сигналы с выходов третьего и четвертого интеграторов 5 и 6 могут быть использованы приемником для демодуляции принимаемых посылок. Технико-экономическая эффектив". ность предлагаемого устройства тактовой синхронизации заключается в том, что оно позволяет повысить точность тактовой синхронизации sa счет обнаружения состояния "ложного синхронизма", а следовательно позволяет повысить пропускную способность канала передачи данных. 1107315 ХТ/» УТ/» Составитель Т. Поддубняк Техред С.Легеза Корректор А.Фоври Редактор Е. Лушникова Заказ 5778/44 Тиразк 635 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
