Устройство для умножения с накоплением

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ С НАКОПЛЕНИЕМ, содержащее матрицу умножения , состоящую из М строк по N узлов в каждой, причем узлы матрицы содержат друхвходовый элемент И, (N-1) первых узлов (М-1) последних строк матрицы содержат одноразрядные сумматоры, блок сумматоров, состоящий из (N-1) одноразрядных сумматоров , 1А-разрядный сумматор с последовательным переносом, (N+L+M)-разрядный коммутатор, (N+U+W)-разрядный накопительный регистр, причем первые входы элементов И узлов каждого столбца матрицы объединены и подключены к входу соответствующего разряда множимого устройства/ вторые входы элементов И узлов каждой строки матрицы объединены и подключены к входу соответствующего разряда множителя устройства, выход элемента И первого узла первой строки матрицы соединен с входом первого разряда первого слагаемого сумматора с последовательным переносом, выход элемента И (N-1) первых узлов (М-1) последних строк матрицы соединен с первым входом одноразрядного сумматора этого ж у.ла матрицы, выход элемента И j го узла -ой Строки матрицы соединен со вторым входом одноразрядного сумматора (J-1)-го узла

СОО3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(5В С 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3504688/18-24 (22) 25. 10. 82 (46) 15.08.84. Бюл. 9 30 (72) Г.П.Мозговой, В.М.Черников, И.И.Шагурин, В. Б.Б.Абрайтис, A.Р.Гутаускас и Й.Л.Дугнас (71) Московский ордена Трудового

Красного Знамени инженерно-физический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 805304, кл. G 06 F 7/49, 1978.

2. Патент CttlA Р 4215416, кл, G 06 F 7/48, опублик. 1978 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

С НАКОПЛЕНИЕМ, содержащее матрицу умножения состоящую из М строк по N узлов в каждой, причем узлы матрицы содержат дзухвходовий элемент И, (Н-l) первых узлов (M-1) последних строк матрицы содержат одноразрядные сумматоры, блок сумматоров, состоящий из {й-1) одноразрядных сумматоров, М -разрядный сумматор с последовательным переносом, ()ч+(,+М) -разрядный коммутатор, (М+(,+М)-разрядный накопительный регистр, причем первые входи элементов И узлов каждого столбца матрицы объединены и подключены к входу соответствующего разряда множимогo устройства, вторые входы элементов И узлов каждой строки матрицы объединены и подключены к входу соответствующего разряда множителя устройства, выход элемента И первого узла первой строки матрицы соединен с входом первого разряда первого слагаемого сумматора с последовательным переносом, выход элемента

И (N-l) первых узлов (М-1) последних строк матрицы соединен с первым входом одноразрядного сумматора этого же узла матрицы, выход элемента И го узла (-ой Строки матрицы соединен со вторым входом одноразрядного сум„„SU„„1108087 А матора (j-1) -го узла (+1) -oA стро=. ки матрицы (i = 1, j = 2,3...N) выход элемента И К-го узла Q-ой строки матрицы соединен со вторым входом одноразрядного сумматора (К-1) -го узла (В+1)-ой строки матрицы (3=2,3..., М-l," K=N) выход элемента И последнего узла последней строки матрицы соединен с первым входом (N-1)-го сумматора блока сумматоров, третьи вхо-. ди всех одноразрядных сумматоров узлов второй строки матрицы соединены с шиной логического нуля, выход суммы одноразрядного сумматора q-го узла р-ой строки матрицы соединен со вторым входом одноразрядного сумматора (q-1) -го узла (р+1) -ой строки у

С2 матрицы (р=2,3;...М-1 и q=2,3...N-l), выход суммы сумматора r-го узла S-ой строки матрицы соединен с входом Sro разряда первого слагаемого аум- С матора с последовательным переносом (г=1 S--2, Э...,М) выход суммы суммато- Я ра q-го узла t-ой строки матрицы соединен с первым входом (q-1) -го сумматора блока сумматоров (t=M), выход переноса одноразрядного сумматора W-го узла р-ой строки матрицы соединен с третьим входом сумматора

W-го узла (р+1)-ой строки матрицы (W=l 2,...,N-l) выход переноса одноразрядного сумматора W-го узла t-o строки соединен со вторым входом Wго сумматора блока сумматоров, выход M разрядов суммы сумматора с последовательным переносом соединены с первыми входами соответствующих М младших разрядов коммутатора, вторые входы которого подключены к входам соответствующих разрядов предварительно загружаемого в устройство операнда, управляющий вход коммутатора подключен к входу управления . предварительной загрузкой устройства, вход синхронизации которого подключен к тактовому входу накопительного регистра, выходы коммутатора соеди11080 87

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройст вах высокопроизводительных ЭВМ и в вычислительных системах, работающих 5 в реальном масштабе времени.

Известно устройство для вычисления суммы пр онзведений, содержащее два регистра сомножителей, два сумматора, регистры суммы и разности, 10 коммутатор, многовходовой сумматор, регистр хранения результатов )1).

Недостатком такого устройства является низкое быстродействие, что связано с последовательной и много- )5 тактной организацией обработки информации, Наиболее близким по технической сущности к изобретению является устройство для умножения с накоплением, принятое за прототип. Данное устройство предназначено для параллельного умножения в двоичном коде N-разрядного множимого на М-разрядный множитель и последующего сложения произведения с накопленным (N+L+M)-разрядным результатом и содержит матрицу умножения, состоящую из двухвходовых логических элементов И и (N-1)хМ одноразрядных сумматоров, (N+L+M) -разрядные сумматор с последо- ЗО вательным переносом, коммутатор с двух направлений в одно и накопительный регистр, причем входы матрицы умножения подключены к входам разрядов входных сомножителей устройства,, 35 выходы матрицы умножения соединены с входами разрядов первого слагаемого сумматора с последовательным пере»осом выходы которого соединены

Поставленная цель достигается тем, что в устройство для умножения с накоплением, содержащее матрицу умножения, состоящую из M строк по N узлов в каждой, причем узлы матрицы содержат двухвходовый элемент И, (N-1) первых узлов (М-1) последних строк матрицы содержат одноразрядные сумматоры, блок сумматоров, состоящий из

-(N-1) одноразрядных сумматоров, Mразрядный сумматор с последовательным переносом, (N+L+M) -разрядный ком- мутатор, (N+L+M)-разрядный накопительный регистр, причем первые входы элементов H узлов каждого столбца матрицы объединены и подключены к входу соответствующего разряда мнонены с. входами соответствующих разрядов накопительного регистра, выходы накопительного регистра подключены к выходам соответствующих разрядов результата умножения-накопления устройства, выходы М младших разрядов накопительного регистра соединены с входами соответствующих разрядов второго слагаемого сумматора с последовательным переносом, о т л и ч а ющ е е с я тем, что, с целью ïîâû шения быстродействия, в него введен (N+L) -разрядный параллельный сумматор с ускоренным формированием переносов, причем выход (М+1)-ro разряда суммы сумматора с последовательным переносом соединен с входом первого разряда первого слагаемого параллельного сумматора, выход переноса W-го сумматора блока сумматоров соединен с входом (К+1) -го разряда первого слагаемого параллельного сумматора, выходы суммы сумматоров блока сумматоров соединены с входами соответствующих N-1 младших разрядов второго слагаемого параллельного сумматора, выход каждого U-го разряда суммы параллельного сумматора соединен (U= l. 2...,,N+L) с первым входом соответствующего (U+M)—

ro разряда коммутатора, выход Z-го разряда накопительного регистра соединен с входом третьего слагаемого соответствующего (2-М) -го сумматор,. блока сумматоров (Z =M+1.....M+N-1), выход d-ro разряда накопительного регистра соединен с входом соответствующего (d-M) -ro разряда второго слагаемого параллельного сумматора (d=

=М+И,..., M+N+)). с первыми входами коммутатора, вторые входы коммутатора подключены к входам предварительно загружаемого в устройство операнда, выходы коммутатора соединены с входами накопительного регистра, выходы которого соединены с входами второго слагаемого сумматора с последовательным переносом и с выходами результата умножениянакопления устройства (2 ).

Однако данное устройство характеризуется недостаточно высоким быстродействием,что связано с поочередным . выполнением операций умножения входных сомножителей и сложения полученного произведения с содержимым накопительного регистра, а также с использованием в устройстве многоразрядного сумматора с последовательным переносом.

Целью изобрет ения является повышение быстродействия устройства для умножения с накоплением.

1108087 жимого устройства, вторые входы элементов И узлов каждой строки матрицы объединены и подключены к входу соответствующего разряда множителя устройства, выход элемента И первого узла первой строки Матрицы соединен

5 с входом первого разряда первого слагаемого сумматора с последовательным переносом, выход элемента И (N-1) первых узлов (М-1) последних строк матрицы соединен с первым входом одноразрядного сумматора этого же узла матрицы, выход элемента И j-го узла

1-ой строки матрицы соединен со вторым входом одноразрядного сумматора (j-1) -го узла (i+1) -ой строки матри- 15 цы (i=1, j=2,3...,,N), выход элемента И К-го узла 1-ой строки матрицы соединен со вторым входом одноразрядного сумматора (К-1)-го узла (1+1) -ой строки матрицы (1=2,3, ;, 20

М-l, К=l), выход элемента И последнего узла последней строки матрицы соединен с первым входом (N-1)-го сумматора блока сумматоров, третьи входы всех одноразрядных сумматоров узлов второй строки матрицы соединены с шиной логического нуля, выход суммы одноразрядного сумматора q-ro узла р-ой строки матрицы соединен со вторым входом одноразрядного сумматора (q-1)-ro узла (р+1)-ой строки матрицы (р =2,3,.. ° М-l, и q=2,3,...

N-1), выход суммы сумматора r-го узла S-ой строки матрицы соединен с входом 8-ro разряда первого слагаемого сумматора с последовательным пе- З5 реносом (S 2,3,..., М и к=1), выход суммы сумматора q-ro узйа t-ой строки матрнцы соединен с первым входом (q-1) -ro сумматора блока сумматоров (t=M), выход переноса одноразрядного 40 сумматора W-го узла р-ой строки матрицы соединен с третьим входом сумматора W-ro узла (р+1) -ой строки матрицы (W=l, 2,..., N-l ), выход переноса одноразрядного сумматора W-ro Узла 45

t-ой строки соединен со вторым входом W-ro сумматора блока сумматоров, выход М разрядов суммы сумматора с последовательным переносом соединен с первыми входами соответствующих М мпадших разрядов коммутатора, вторые входы которого подключены к входам соответствующих разрядов предварительно загружаемого в устройство операнда, управляющий вход коммутатора подключен к входу управления предварительной .загрузкой устройства, вход синхронизации которого подключен к тактовому входу накопительного регистра, выходы коммутатора соединены с входами соответствующих разрядов на- 60 копительного регистра, выходы накопительного регистра подключены к выходам соответствующих разрядов результата умножения-накопления устройства, выходы М младших разрядов накопитель- 65 ного регистра соединены с входами со-ответствующих разрядов второго слагаемого сумматора с последовательным переносом;. введен (N+L) -разрядный параллельный сумматор с ускоренным формированием переносов, причем выход

,(М+1) -го разряда суммы сумматора с последовательным переносом соединен с входом первого разряда первого слагаемого параллельного сумматора, выход переноса W-ro сумматора блока суммат- ров соединен с входом (W+1) -го разряда первого слагаемого параллельного сумматора, выходы суммы сумматоров блока сумматоров соединены с входами соответствующих

N-1 младших разрядов второго слагаемого параллельного сумматора, выход каждого U-го разряда сумма параллель.ного сумматора соединен (U= 1 2,..., N+L) с первым входом соответствующего (U+M) -го разряда коммутатора, выход 2-го разряда накопительного регистра соединен с входом третьего слагаемого соответствующегo (2 — М) -го суммат ора блока сумматоров (2=М+ 1...

M+N-1), выход d-ro разряда накопительного регистра соединен с входом соответствующего (d — М) -ro разряда второго слагаемого параллельного сумматора (d=M+N, М+1Я+Ь) .

На фиг, 1 приведена блок-схема . устройства для умножения с накоплением; на фиг. 2 — схемы матрицы формирования и поразрядного сложения частичных произведений входных сомножителей и блока сумматоров.

Устройство содержит матрицу 1 умножения, состоящую из М строк по N узлов в каждой, причем все узлы матрицы 1 содержат по одному двухвходовому логическому элементу И 2, а (N-1) первых узлов (М-1) последних строк матрицы 1 содержат также по одному одноразрядному сумматору 3, блок сумматоров 4, состоящий из (N-1) одноразрядных сумматоров 5, причем каждый одноразрядный сумматор 3 и 5 как матрицы 1, так и блока сумматоров 4, имеет три входа слагаемых и по одному выходу сумжа и переноса, Мразрядный сумматор с последовательным переносом 6, имеющий по М входов разрядов первого и второго слагаемых . и М+1 выходов разрядов суМмы, (N+L)— разрядный параллельный сумматор 7 с ускоренным формированием переносов; имеющий (N+L) входов разрядов первого слагаемого 8, N входов разрядов второго слагаемого 9 и (N+L) выходов разрядов суммы, причем N младших разрядов данного сумматора 7 имеют по два входа слагаемых, (N+L+M)-разрядный коммутатор 10 с двух направлений в одно, имеющий один общий управ-, ляющий вход и по два информационных входа и одному информационному выходу в каждом разряде, синхронизируемый

1108087 фронтом тактового импульса (N+L+M)— разрядный накопительный регистр 11, имеющий общий тактовый вход и по одному информационному входу и выходу в каждом разряде, N входов разрядов, множимого 12, М входов разрядов мно- 5 жителя 13, (N+L+M) входов разрядов предварительно загружаемого операнда

14, вход управления предварительной загрузкой 15, вход синхронизации 16, (N+l,+М) выходов разрядов результата 10 умножения-накопления 17, шину логического нуля 18. Первые входы всех логических элементов 2 каждого столбца матрицы l объединены и подключены к входу соотнетствующего разряда мно-15 жимого 12, а вторые входы всех логических элементсв 2 каждой строки матрицы 1 объединены и подключены к входу соответствующего разряда множителя 13, выход логического элемен- 7() та 2 каждого узла матрицы 1, содержащего сумматор 3, соединен с входом первого слагаемого сумматора 3 этого же элемента матриць| 1, выход логического элемента 2 каждого 7-ro узла 75

i-ой строки матрицы l соединен при

i=1 и j=2 З,...,N, а также при

2,3,...,М-1 и j=N с входом второго слагаемого сумматора 3 соответствующего (j — 1) -го узла (i+1) -ой строки зо матрицы 1, выход логического элемента 2 последнего узла последней строки матрицы 1 соединен с входом второго слагаемого (N-1)-ro сумматора

5 блока сумматоров 4, входы третье359

ro слагаемого всех сумматоров 3 второй строки матрицы 1 подключены к шине логического нуля 18; выход суммы сумматора 3 каждого j-ro узла ой строки матрицы 11 соединен при

i=2 З,...,М-1 н j= 2,3,...,N — 1 с вхо-40 дом второго слагаемого сумматора 3 соответствующего (j -1) -ro Узла (i+1)— ой строки матрицы 1, а при 1=M и

2,3,...„N-1 с нходом второго слагаемого соответствующего (j 1) -го сум- 45 матора 5 блока сумматоров 4, выход переноса сумматора 3 каждого j-ro узла i-ой строки матрицы 1 соединен при i=2, 3,...,М-1 и j=l,2,...N-1 с входом третьего слагаемого сумматора 3 соответствующего j-ro узла (i+1). ой строки матрицы 1, а при i-М и

1,2,...,N-l с входом третьего слагаемого соответствующего 7-го сумматора

5 блока сумматоров 4, выход логического элемента 2 первого узла первой строки матрицы 1 и выходы суммы сумматоров 3 первого столбца матрицы 1 составляют выходы 19 матрицы 1, соединенные с входами соответствующих разрядов первого слагаемого сумматорами с последовательным переносом 6; выходы суммы 20 сумматорон 5 блока сумматоров 4 соединены с входами соответствующих (N-l) младших разрядов первого слагаемого параллельного сум-65 матора 7, выходы переноса 21 сумматоров 5 блока сумматоров 4 соединены с входами (N-1) старших разрядон второго слагаемого параллельного сумматора 7 таким образом, что выход переноса каждого i-го сумматора 5 блока 4 соединен при 1.=1,2,.. °,N-1 с входом соответствующего (i+1) -го разряда второго слагаемого параллельного сумматора 7; выход (М+1) -ro разряда суммы сумматора с последовательным переносом б соединен с нходом первого разряда второго слагаемого параллельного сумматора 7, выходы M мпадших разрядов суммы сумматора б соединены с первыми входами 22 соответствующих M младших разрядов коммутатора 10, выход каждого i-го разряда суммы параллельного сумматора 7 соединен при i=1,2,...,N+L с первым входом 22 соответствующего (i+M) -го разряда коммутатора 10, вторые входы разрядов коммутатора 10 подключены к входам 14 соответствующих разрядов преднарительно загружаемого операнда, управляющий вход коммутатора 10 подключен к входу 15 управления предварительной загрузкой, вход синхронизации 16 подключен к тактовому входу накопительного регистра 11, выходы разрядов коммутатора 10 соединены с входами соответствующих разрядов накопительного регистра 11, выходи М младших разрядов накопительного регистра 11 соединены с входами соответствующих разрядов второго сладаемого сумматора 6, выход каждого i-ro разряда накопительного регистра 11 соединен при i=M+1, М+2,...,M+N — 1 с выходом первого слагаемого 23 соответствующего (i-М) -го сумматора 5 блока сумматоров 4, а при i= М+М, M+N+1,..., М-N 1, — с входом соответствующего (i-M) -го разряда первого слагаемого параллельного сумматора 7, выходы всех разрядов накопительного регистра 11 подключены также к выходам 17 соответствующих разрядов результата умножени я-н акоплени я, Устройство работает следующим obразом.

Разряды х„, х, ... х множимого с входом 12 и разряды у„у уд множителя с входом 13 поступают соответственно на первые вторые входы соответствующих логических элементов

2 матрицы 1, реализующих булевую функцию И. При этом на выходах логических элементов 2, каждой j-o l строки (при

j=1 2,...,М) матрицы 1 формируется

N-разрядное частичное произведение

Sg равное произведению N разрядов множимого на один 7-ый разряд множителя, Сумма всех частичных произведений равна произведению входных сомножителей, Частичные произведения, сформированные на параллельно вклю1108087 ченных логических элементах 2 матрицы 1, поступают с выходов этих эле-. ментов на соответствующие входы сумматоров 3 матрицы 1. С помощью сумматоров 3 осуществляется поразрядное сложение частичных произведений, в основу которого положена работа линейки параллельно включенных одноразрядных полных сумматоров, Линейка, состоящая из и параллельно включенных одноразрядных полных сумматоров, (О позволяет путем поразрядного сложения трех и-разрядных слагаемых, подаваемых на соответствующие входы сумматоров, формировать два п-разрядных числа, одно из которых формируется (5 на выходах суммы, а другое - на выходах переноса сумматоров линейки.

Причем поскольку на входы каждого сумматора.aèíåéêè подаются разряды с

Одинаковыми весовыми коэффициентами, ro сумма двух чисел, формируемых на выходах линейки, равна, сумме трех чисел, подаваемых на входы линейки.

В предлагаемом устройстве межсоединения сумматоров 3 в матрице 1 выполнены таким образом, что сумматоры 3 каждой строки матрицы образуют линейку из (N-1) параллельно включенных одноразрядных полных сумматоров, а все сумматоры 3 данной .. матрицы — (М-1) последовательно включенных линеек. Сумматоры 3 каждой i oA строки матрицы 1 при i = 2,3,...,М составляют линейку сумматоров, на которой к результатам, полученным на выходах элементов (i-1) — З5 ой строки матрицы 1 поразрядно прибавляется частичное произведение, сформированное на логических элементах 2 i-ой строки матрицы 1. В результате поразрядного сложения час- 40 тичных произведений на выходах 19 матрицы 1 формируется М младших разрядов произведения входных сомножителей, а на выходах узлов последней стРоки матрицы 1 формируется два 45 (N-1) разрядных числа, сумма которых равна N старшим разрядам произведения.

Сложение результатов поразрядного сложения частичных произведений, сформированных на выходах матрицы 1, с содержимым накопительного регистра

11 осуществляется с помощью блоха сумматоров 4, сумматора б и параллельного сумматора 7. При этом сумматор б выполняет сложение М младших разрядов произведения входных сомножителей, которые поступают с выходов 19 матрицы 1 на входы разрядов первого слагаемого данного сумматора 6, с содержимым М младаих разрядов нако- 60 пительного регистра 11, которое поступает на входы разрядов второго слагаемого сумматора б. Причем формирование М младших разрядов результата умножения-накопления осуществляется, 65 на сумматоре 6 одновременно с пораз— рядным сложением, выполняемым суммат орами 3 матрицы 1 . Блок суммат оров

4 состоит иэ (N-1) параллельно включенных одноразрядных полных сумматоров 5 .и выполняет поразрядное сложение (N — 1) -разрядного числа, сформированного на выходах переноса сумматоров 3 последней строки матрицы 1 и поступающего на входы третьего слагаемого сумматоров 5 блока 4, (N-1)— разрядного числа, сформированного на выходах сумьщ сумматоров 3 с второго по (К-1) -ый узел и на выходе логического элемента 2 последнего узла последней строки матрицы l и поступающего на входы второго слагаемого сумматоров 5 блока 4, и содержимого (N — 1)-разрядов (с (М+1)-го по (M+N)— ный) накопительного регистра 11, поступающего на входы 23 первого слагаемого сумматоров 5 блока 4. Результаты поразрядного сложения, получаемые на выходах переноса 21 сумматоров 5 блока 4, и сигнал с (М+1)-го Разряда, Суммы сумматора б поступают на входы

9 соответствующих разрядов второго слагаемого параллельного сумматора 7, а результаты поразрядного сложения, получаемые на выходах суммы 20 сумматоров 5 блока 4, и содержимое (Ь+1) старших разрядов накопительного регистра 11 поступают на входы 8 соответствующих разрядов первого слагаемого параллельного сумматора 7. На выходах разрядов суммы параллельного сумматора 7 формируются (N+L) старших разрядов результата умножения-накопления.

Таким образом, на выходах сумматора б и параллельного сумматора 7 формируется результат умножения-накопления.

Предлагаемое устройство имеет два режима работы. В режиме предварительной загрузки накопительного регистра 11 на вход 15 управления предварительной загрузкой устройства подается сигнал, имеющий значение логической единицы, который поступает с входа 15 на управляющий вход коммутатора 10. В этом режиме коммутатор 10 пропускает на входы накопительного регистра ll информацию со своих вторых входов, которые подклй— чены к входам предварительно загружаемого операнда 14.

В режиме умножения-накопления на вход 15 устройства подается сигнал, имеющий значение логического нуля, который поступает с входа 15 на управляющий вход коммутатора 10. В этом режиме коммутатор 10 пропускает на входы накопительного регистра 11 информацию со своих первых входов 22, на которые гоступает результат умножения-накопления с выходов сумматоров 6 и 7.

1108087

В накопительном регистре ll осуществляется запись и хранение информации, поступающей с выходов коммутатора 10. Запись информации выполняется при поступлении фронта тактоsora импульса на вход синхронизации

16 ° Выдача результата умножения-накопления иэ регистра 11 происходит на выходы 17 устройства.

Изобретение обеспечивает повышение быстродействия устройства для умножения накоплением за счет того, что прибавление (N+L) старших разрядов содержимого накопительного регистра осуществляется к результатам поразрядного сложения частичных произведений путем разрядного сложения, выполняемого блоком сумматоров, и последующего сложения результатоэ данного поразрядного сложения на параллельном сумматоре с ускоренным

Формированием переносов.

Время умножения-накопления в предлагаемом устройстве уменьшено ориен10 тировочио на {N+L-4)x t, где t> -задержка переключения одноразрядйого сумматора, по сравнению с устройством для умножения с накоплением, принятым за прототип.

2 108087 фиЕ. 2

Составитыть В,Виноградов

Редактор Т.Колб Техред М.Кузьма Корректор И,Муска

Заказ.583l/17... Тираж.á99. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r Ужгород, ул. Проектная, 4